基于同余理论的互质模并联分频器制造技术

基于同余理论的互质模并联分频器，它涉及的是高速数字分频器技术领域。它可解决现有分频器的位数越多（模越大），失效频率越低的问题。每个同步环形计数器１中与分频数相对应的１－１的Ｑ输出端连接在２的一个输入端上；每个１中的每个Ｄ型触发器１－１的时钟信号输入端都相互连接并为分频器输入端；每个１中的首位１－１的ＳＥＴ置位端、及其它所有１－１的ＣＬＲ复位端都连接在２的输出端上并为分频器输出端，任意两个同步环形计数器１中的Ｄ型触发器１－１的个数都互为质数。本发明专利技术具有高频大模数分频比及可编程性，它克服了随着模数增大，其最大工作频率降低这一传统分频器存在的问题，实现输出信号与输入信号为严格的同步关系。

【技术实现步骤摘要】

本专利技术涉及的是高速数字分频器

技术介绍
近年来通讯技术发展速度非常迅猛，通讯正在向更高的频段发展。频率合成技术是通讯技术中非常重要的组成部分，在频率合成器中频率最高的部分是可编程的N分频器和压控振荡器，压控振荡器一般由分立器件组成，高频的产生对于现代通讯技术来说已不是难题，获取高精度高稳定度的高频信号却是一个困扰通讯界的一个难题，通过频率合成技术可以获得高精度高稳定度的高频信号，在频率合成器中，可编程的N分频器是影响频率合成性能的高频瓶颈。在微波技术中，同样存在这个问题，研制开发高性能的高速可编程分频器，对微波通讯技术的发展具有重大的促进作用；并且在工程应用中对高性能的高速可编程分频器有着迫切的需要；在商业上也具有极大的市场潜力。高速可编程分频器在电子测试领域和数字电路设计中也是非常关键的部件之一，在复杂的数字电路设计中，高速可编程分频器是连接高速逻辑和低速逻辑的桥梁，通过这个桥梁，整个庞大的时序电路才能够保持有条不紊的逻辑控制。在电子测量领域，高速频率技术的技术基础就是高速可编程分频器，它是测试工作者获取高频信息的第一道门槛。在众多被测的物理量之中，时间和频率的测量精度最高，是间接测量其它物理量的手段。时间间隔和频率的精密测量广泛地应用在航天、通讯、核能、高能物理等研究领域，因此，高速可编程分频技术作为精密测时测频的技术基础，是电子测量领域中重点研究的课题。分频器一般由触发器和逻辑门组成，它的最大速度由组成分频器的触发器和逻辑门的延迟和逻辑关系决定。在设计分频器的过程中，通常要考虑定时裕量这个参数，定时裕量是用于衡量每个时钟周期中保留的时间间隙或额外时间，如果在分频的设计中每个触发器和逻辑门都分配有一个大的定时裕量，则这个同步计数器可以工作在稳定状态，随着时钟频率的提高，定时裕量降低，电路的不稳定因素增加，当时钟频率接近失效频率时，定时裕量将降到零，分频器电路工作进入不稳定状态。另外分频器的位数越多(模越大)，所需要的逻辑门就越多，导致它的失效频率越低，还存在输出信号与输入信号不同步的问题。
技术实现思路
本专利技术的目的是提供一种基于同余理论的互质模并联分频器。本专利技术可解决现有分频器的位数越多(模越大)，所需要的逻辑门就越多，状态翻转所需的控制逻辑越复杂，导致它的失效频率越低的问题。它由多个同步环形计数器1、多输入与门2组成；每个同步环形计数器1中与分频数相对应的一个D型触发器1-1的Q输出端连接在多输入与门2的一个输入端上；每个同步环形计数器1中的每个D型触发器1-1的时钟信号输入端都相互连接并为分频器输入端；每个同步环形计数器1中的首位D型触发器1-1的SET置位端、及其它所有D型触发器1-1的CLR复位端都连接在多输入与门2的输出端上并为分频器输出端，任意两个同步环形计数器1中的D型触发器1-1的个数都互为质数。工作原理根据同余理论中的剩余定理，用多个触发器组成一个互质因子的同步计数器组，设有r个同步计数器，这些同步计数器的模分别为n1，n2，……，nr(n1，n2，……，nr是r个互质的正整数)，将这些同步计数器的时钟端并联在一起，那么这个同步计数器组可输出的状态数n为n1n2……nr，n1n2……nr是n1，n2，……，nr的最小公倍数，假设开始时刻r个计数器全部清零，经过x个时钟之后到达第x个状态，此时这r个同步计数器的状态分别为a1，a2，……ar，则有如下关系式成立，x≡(a1N1x1+a2N2x2+……+arNrxr)(mod n1n2……nr)其中，Nj＝n/nj，1≤j≤r，Nj是最小公倍数n除以第j个同步计数器的模nr，在中国古代数学中称为衍数；xj称为乘率；由Njxj≡1(mod nj)，1≤j≤r可以求出xj的值。可编程的分频系数X通过上述公式可反映同步计数器组中的余数组合，从而实现X分频。根据上述分频原理，将相对应的每个同步环形计数器1中与分频数相对应的D型触发器1-1的Q输出端连接在多输入与门2的一个输入端上，当有高频信号输入时，多输入与门2综合判断后，从多输入与门2的输出端输出分频信号，并同时对每个D型触发器1-1置位或复位，而重新等待判断下一个有效电平信号。本专利技术具有高频大模数分频比及可编程性，分频输出信号与输入信号为严格的同步关系，并具有结构简单、制造成本低、使用方便优点。本专利技术的有益效果是采用互质模并联触发器组的结构，实现了便于工程应用的大模数分频比、及可编程的高速分频器，它克服了随着模数增大，最大工作频率降低这一传统分频器普遍存在的问题；并具有分频比可调功能，为高速频率合成等应用背景提供了一种切实可行的分频手段。附图说明图1是本专利技术的整体电路结构示意图，图2是具体实施方式二的电路结构示意图。具体实施例方式具体实施方式一结合图1说明本实施方式，它由多个同步环形计数器1、多输入与门2组成；每个同步环形计数器1中与分频数相对应的一个D型触发器1-1的Q输出端连接在多输入与门2的一个输入端上；每个同步环形计数器1中的每个D型触发器1-1的时钟信号输入端都相互连接并为分频器输入端；每个同步环形计数器1中的首位D型触发器1-1的SET置位端、及其它所有D型触发器1-1的CLR复位端都连接在多输入与门2的输出端上并为分频器输出端，任意两个同步环形计数器1中的D型触发器1-1的个数都互为质数。本实施方式中的元器件可以用分立数字逻辑元件组成，也可以用可编程逻辑器件模拟实现。具体实施方式二结合图2说明本实施方式，本实施方式在具体实施方式一的基础上在每个同步环形计数器1中增加有分频数可编程控制电路3；分频数可编程控制电路3由多个两输入与门3-1、多输入或门3-2组成；每个D型触发器1-1的Q输出端都分别与一个两输入与门3-1的一个输入端相连接，每个两输入与门3-1的另一个输入端为分频数设定端，每个两输入与门3-1的输出端都分别与多输入或门3-2的一个输入端相连接，多输入或门3-2的输出端分别与多输入与门2的一个输入端相连接。其它组成和连接关系与具体实施方式一相同。本实施方式能对分频数进行实时设定。工作原理根据上述分频原理，将相对应的每个分频数可编程控制电路3中的两输入与门3-1的分频级数设定端置为高电平，当有高频信号输入时，每个两输入与门3-1、每个多输入或门3-2、多输入与门2共同判断出哪个D型触发器1-1输出的电平为有效电平信号，并从多输入与门2的输出端输出，及同时对每个D型触发器1-1置位或复位，而重新等待判断下一个有效电平信号。权利要求1.基于同余理论的互质模并联分频器，其特征在于它由多个同步环形计数器(1)、多输入与门(2)组成；每个同步环形计数器(1)中与分频数相对应的一个D型触发器(1-1)的Q输出端连接在多输入与门(2)的一个输入端上；每个同步环形计数器(1)中的每个D型触发器(1-1)的时钟信号输入端都相互连接并为分频器输入端；每个同步环形计数器(1)中的首位D型触发器(1-1)的SET置位端、及其它所有D型触发器(1-1)的CLR复位端都连接在多输入与门(2)的输出端上并为分频器输出端，任意两个同步环形计数器(1)中的D型触发器(1-1)的个数都互为质数。2.根据权利要求1所述的基于同余理论的互质模并联分频器，其特征在于它在每个同步环形计数本文档来自技高网...

【技术保护点】
基于同余理论的互质模并联分频器，其特征在于它由多个同步环形计数器（１）、多输入与门（２）组成；每个同步环形计数器（１）中与分频数相对应的一个Ｄ型触发器（１－１）的Ｑ输出端连接在多输入与门（２）的一个输入端上；每个同步环形计数器（１）中的每个Ｄ型触发器（１－１）的时钟信号输入端都相互连接并为分频器输入端；每个同步环形计数器（１）中的首位Ｄ型触发器（１－１）的ＳＥＴ置位端、及其它所有Ｄ型触发器（１－１）的ＣＬＲ复位端都连接在多输入与门（２）的输出端上并为分频器输出端，任意两个同步环形计数器（１）中的Ｄ型触发器（１－１）的个数都互为质数。

【技术特征摘要】

【专利技术属性】
技术研发人员：付平，孟升卫，马云彤，刘旺，刘兆庆，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：93[中国|哈尔滨]