本发明专利技术的时钟产生器包含Δ－∑调制器、计数器以及第一锁相环。所述Δ－∑调制器依据预定值和第一输入时钟信号依序产生多个可变参数；所述计数器连接到所述Δ－∑调制器，用于根据计数值和第二输入时钟信号而产生输出时钟信号。所述计数值与所述可变参数相关。所述第一锁相环连接到所述计数器的输出，用于根据所述输出时钟信号而产生目标时钟信号。
【技术实现步骤摘要】
本专利技术涉及一种时钟产生器，尤其涉及一种包含整数锁相环的小数锁相环，整数锁 相环在其回馈路径上具有固定的分频参数。 背景技木因为小数锁相环(fractional phase lock loop)在选择参考频率、频宽、信道步长(channel step size)上特别具有弹性，因此已广泛用于射频组件的收发器。图1为常规的小数锁相环10，其中参考频率^"由晶体振荡器14振荡产生，其为固 定的频率，例如24MHz。压控振荡器(voltage controlled oscillator, VCO) 12的输出频率<formula>formula see original document page 5</formula>其中A^'v是N计数器13的计数值。计数值W^为整数且受到A—s调制器 (delta sigma modulator, DSM) 15的控制，在一定的时间内，计数值^^会在某个数值区 间内变化，长时间下来，计数值W^的平均值会近似于非整数值M^" (W为整数部分， /^为小数部分)，例如图1所示，所述整数与小数部分可由6位加上19位的数字信号输 入所述A-S调制器15来加以控制。因此输出频率(Fv =^WxiV'/d''v)会受到N计数器13的计数值影响。所述常规小数锁相环10主要通过调制W^而达到其目的，然而N计数 器13加载A-S调制器15所输出的控制值的时间需受到严格的控制而不能有任何失误，而且当计数值W&越大时，N计数器13的输入信号的频率也就越高，因此各种时序上的 要求也就更加严格，此会造成设计上的不易，也会提高电路成本。常规上也曾提出图2所示的双模分频器(dual-modulus divider)来解决N计数器13 所处理的信号频率过高的问题。所述双模分频器20通过除数为16或17的预定标器(prescalar) 21与脉冲吞咽计数器(pulse swallow counter) 22来降低输出频率7^。，使得 N计数器13能以有较宽松的加载机制来加载控制值。然而所述方法除非重新调整时序， 否则极容易产生抖动(jitter)和相位噪声(phase noise)的问题。
技术实现思路
本专利技术的小数锁相环利用整数锁相环和分数分频器以制造高精确度的小数锁相环。为了简化及稳定系统，本专利技术不在所述整数锁相环的回馈路径上调制分频功能，因而所 述回馈路径的分频参数被设定为固定值。相对地，所述分数分频器依据输入的整数加小 数的设定而依序产生周期可变的时钟信号。本专利技术的时钟产生器的实施例包含a-s调制器、计数器以及第一锁相环。所述a-i:调制器依据预定值以及第一输入时钟信号依序产生多个可变参数；所述计数器连接到所 述A-2调制器，用于根据计数值与第二输入时钟信号产生输出时钟信号，其中所述计数 值与所述多个可变参数相关；所述第一锁相环耦合到所述计数器的输出，用于根据所述 输出时钟信号来产生目标时脉信号。本专利技术的小数锁相环的实施例用来根据输入时钟信号来产生目标时钟信号，所述目 标时钟信号的频率可为所述输入时钟信号的频率的非整数倍。所述小数锁相环包含小数 分频器以及整数锁相环。所述小数分频器依据预定值以及所述输入时钟信号来产生输出 时钟信号；所述整数锁相环耦合到所述小数分频器，具有整数分频参数，并且依据所述 输出时钟信号以及所述整数分频参数来产生所述目标时钟信号。本专利技术的产生时钟信号的方法用来根据输入时钟信号来产生目标时钟信号，所述目 标时钟信号的频率可为所述输入时钟信号的频率的非整数倍。所述方法包含以下步骤 (a)根据所述输入时钟信号以及预定值来产生输出时钟信号，其中所述输入时钟信号的 频率为所述输出时钟信号的等效频率的非整数倍；以及(b)将所述输出时钟信号输入 到锁相环，以利用所述锁相环产生所述目标时钟信号。其中所述锁相环具有整数分频参 数，所述锁相环依据所述输出时钟信号以及所述整数分频参数来产生所述目标时钟信号。 附图说明图1为常规的小数锁相环；图2为另一常规的小数锁相环；图3 (a)和3 (b)是本专利技术的小数锁相环的实施例； 图4展示N.f、多个可变参数和^W之间的关系； 图5 (a)到5 (d)展示不同阶数和结构的A-i:调制器； 图6是本专利技术的整数锁相环的实施例； 图7 (a)是整数锁相环的非线性和经调整的曲线图； 图7(b)展示本专利技术的电荷泵的实施例；以及 图8展示本专利技术的小数锁相环的另一实施例。具体实施方式图3 (a)是本专利技术的小数锁相环30的实施例，其包含A-:S调制器(delta-sigma modulator) 31、计数器(counter) 32和整数锁相环33。所述A-5:调制器31的输入端接 收预定值，此预定值可以是多位的数字信号，用来代表含有整数和小数的非整数值N.f, 其中N代表整数部分，f代表小数部分，而且所述数字信号的一部分位(例如最高有效 位，MSB)可以用来代表所述整数部分，而另一部分位(例如最低有效位，LSB)则可 以用来代表所述小数部分。本实施例利用5个位来表示所述整数，19个位来表示所述小 数。如果表示所述小数的位数越高，代表其小数点后的数值越精确。A-S调制器31另外接收时钟信号C1，根据时钟信号Cl并参考所述预定值，A-S调 制器31可以依序产生多个可变参数。这些可变参数同样为数字信号，各自代表一整数值， 而且落在某个数值区间中，所述数值区间则与所述预定值有关，例如，假设所述预定值 所代表的非整数值为9.34，则所述区间可能为7 11，可变参数则在所述区间内可变，例 如8+9今10^11+7+10...，使得就一段长时间来说，可变参数的平均值会近似或等于所 述非整数值为9.34。计数器32耦合到所述A-S调制器31的输出端，实际上可以是数值计数振荡器 (numerical counter oscillator, NCO)，而且根据计数值和输入时钟信号C2来执行计数的动 作。实际上计数器32即以A-5:调制器31所输出的可变参数作为计数值，计数器32以输 入时钟信号C2为其计数的频率，每当数到当次的可变参数所代表的数值时，即会产生输出时钟信号F"/"输出时钟信号F"/还会回馈到A-S调制器31， A-S调制器31在未收到所述回馈脉冲时仍保持原先的状态，直到收到所述输出时钟信号^《时，才会启动下一个 可变参数的输出，计数器32再依据新的可变参数来计数。需注意的是，输入时钟信号 C-l与输入时钟信号C-2可以是同样的时钟信号或是不同的时钟信号，例如输入时钟信 号Cl的频率可以是输入时钟信号C2的频率的一半。计数器32的输出时钟信号F^不仅回馈到所述A-S调制器31,也作为所述整数锁相 环33的输入。所述整数锁相环33具有整数分频单元，整数分频单元用来根据整数分频参数W^来分频，因此其输出的频率为输入的频率的UW^。之后，可以再依各种不同的应用选择性地将所述整数锁相环33的目标输出时钟^"予以分频后再输出。依据本专利技术 的实施例，预定值N.f为25.xxxx，输入时钟信号C1与输入时钟信号C2采用相同的时钟信号，其频率设定为168MHz，因而所述计数器32的输出时钟信号F",的等效频率约为6.461到6.719MHz。本文档来自技高网...
【技术保护点】
一种时钟产生器，其特征在于包含： Δ－∑调制器，其依据预定值以及第一输入时钟信号而依序产生多个可变参数； 计数器，其耦合到所述Δ－∑调制器，所述计数器根据计数值和第二输入时钟信号而产生输出时钟信号，其中所述计数值与所述多个可变参数相关；以及 第一锁相环，其耦合到所述计数器的输出，所述第一锁相环根据所述输出时钟信号而产生目标时钟信号。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：林天星，王富正，陈寿芳，
申请(专利权)人：晨星半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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