半导体集成电路和运算放大器电路制造技术

本发明专利技术提供一种可以抑制备用模式时产生的、由稳定性特性引起的ＭＯＳ晶体管的特性退化，避免电路特性的退化的运算放大器电路。在运算放大器电路中，包括：连接在差动ＭＯＳ晶体管（Ｍ３、Ｍ４）的反向栅极Ｂ与源极Ｓ之间的、连接用ＭＯＳ晶体管（Ｍ１０、Ｍ１１）；连接在电源电位ＶＤＤ与所述反向栅极Ｂ之间的偏压设定用ＭＯＳ晶体管（Ｍ１２）。（Ｍ１０）是备用信号ＳＴＢ施加在栅极上的Ｐ沟道型ＭＯＳ晶体管；（Ｍ１１）是反向备用信号ＳＴＢＢ施加在栅极的Ｎ沟道型ＭＯＳ晶体管。另外，（Ｍ１２）是反向备用信号ＳＴＢＢ施加在栅极的Ｐ沟道型ＭＯＳ晶体管。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路和运算放大器电路，特别涉及能设定为备用状态的半导体集成电路和运算放大器电路。
技术介绍
一般，作为MOS晶体管特性退化的主要原因之一，有稳定性。这是在MOS晶体管的栅极氧化膜上产生的栅极电场在长时间维持强电场状态或以动态动作处于那样的强电场状态的情况下，电荷被栅极氧化膜的缺陷捕获之后，晶体管特性(主要是阈值电压Vt)随时间而变化的现象。因栅极电场方向不同，该稳定性特性(stability)有NBTI方式和PBTI方式两种。在NBTI方式中，栅极电场的方向是从反向栅极向栅极；相反在PBTI方式中，栅极电场的方向是从栅极向反向栅极。利用具体的电路例子来说明这样的MOS晶体管的稳定性特性与电路特性退化的关系。图3是现有的运算放大器电路的电路图。该运算放大器电路包括构成电流反射镜的一对N沟道型MOS晶体管M1、M2；和一对差动输入信号VINN、VINP施加在栅极上的一对P沟道型差动MOS晶体管M3、M4。在一对P沟道型差动MOS晶体管M3、M4与电源电位VDD之间，插入有偏压电位VB施加在栅极上的偏压设定用的P沟道型MOS晶体管M5。在此，通过将一对差动MOS晶体管M3、M4的反向栅极B和源极S短路，从而防止反向栅极偏压效果，运算放大器电路的输入动态范围被设定为宽。M6、M7是输出用MOS晶体管，M6是P沟道型，M7是N沟道型。差动MOS晶体管M4与MOS晶体管M2的连接点的电位被供给到输出用MOS晶体管M7的栅极。另外，构成为备用信号STB所控制的N沟道型MOS晶体管M8连接在输出用MOS晶体管M7的栅极上，备用时，如果备用信号STB变为高，则MOS晶体管M8被导通，强制性地把输出用MOS晶体管M7的栅极设定为接地电位VSS，而使输出用MOS晶体管M7截止。另外，所述偏压电位VB施加在输出用MOS晶体管M6的栅极上。在此，构成为反向备用信号STBB(备用信号STB的反向信号)所控制的P沟道型MOS晶体管连接在供给所述偏压电位VB的线上，在备用模式时，如果反向备用信号STBB变为低，则MOS晶体管M9导通，把输出用MOS晶体管M6的栅极强制性地设定为电源电位VDD，而使输出用MOS晶体管M6截止。即，所述压偏电位VB在平常工作时被设定为电源电位VDD与接地电位VSS之间的中间电位，在备用时通过将MOS晶体管M9导通而强制性地设定为电源电位VDD。因此，根据该运算放大器电路，在备用模式时，通过将偏压设定用MOS晶体管M5、输出用MOS晶体管M6、M7介质，从而可以减少电路的消耗电力。在该备用模式时，关于偏压设定用MOS晶体管M5、输出用MOS晶体管M6、M7，其栅极电场变为弱电场，所以没有稳定性特性方面的问题。然而，关于一对差动MOS晶体管M3、M4，因为偏压设定用MOS晶体管M5截止，这些反向栅极B变为浮游状态且其反向栅极电位VB也变为不确定，所以由于差动输入信号VINN、VINP而栅极电场变为强电场，从而表现出上述稳定性特性的NBTI方式和PBTI方式、两种方式的问题。特开平10-075133号公报如上所述，在图3所示的运算放大器电路中，在备用模式时，通过使一对差动MOS晶体管M3、M4的反向栅极B变为浮游状态，从而出现稳定性特性的NBTI方式和PBTI方式、两种方式，产生晶体管特性的退化、特别是阈值电位的大的时效，在平常工作时存在差动MOS晶体管之间产生偏置电压的现象。稳定性特性的NBTI方式和PBTI方式中的哪一种方式更多地使晶体管特性产生退化是强烈依存于制造工艺的。在以某一种制造工艺试制的LSI中，由实验判明P沟道型MOS晶体管在PBTI方式比NBTI方式更大地产生阈值电压Vt的时效。如图4所示，在上述的运算放大器电路中，例如，备用模式时，如果差动MOS晶体管M3的差动输入信号VINN设定为电源电位VDD，则认为反向栅极电位VB在VSS＜VB＜VDD范围中是不稳定的，所以变为VINN＞VB，变为PBTI方式，产生阈值电压Vt的时效。
技术实现思路
因此，根据本专利技术，其中设置开关电路，其在平常工作时，把MOS晶体管的反向栅极连接在其源极上，而在备用模式时，根据MOS晶体管的稳定性特性，以抑制MOS晶体管特性的时效的方式将规定电位施加在反向栅极上。在P沟道型MOS晶体管的情况下，为了设定为NBTI方式，规定电位最好是施加电源电位VDD。根据本专利技术的半导体集成电路和运算放大器电路，可以抑制备用模式时所产生的、由稳定性特性所引起的MOS晶体管的特性退化，可以避免电路特性退化。附图说明图1是有关本专利技术的实施方式的运算放大器电路的电路图。图2是表示图1的差动MOS晶体管M3的偏压状态的图。图3是有关本专利技术的实施方式的运算放大器电路的电路图。图4是表示图3的差动MOS晶体管M3的偏压状态的图。图中M1、M2-N沟道型MOS晶体管，M3、M4-P沟道型MOS晶体管，M5-偏压设定用P沟道型MOS晶体管，M6、M7-输出用MOS晶体管，M10、M11-连接用MOS晶体管，M12-偏压设定用MOS晶体管。具体实施例方式下面，参照附图，说明本专利技术实施方式的运算放大器电路。如图1所示，相对于图3的运算放大器电路，该运算放大器电路还包括连接在差动MOS晶体管M3、M4的反向栅极B与源极S之间的连接用MOS晶体管M10、M11；连接在电源电位VDD与所述反向栅极B之间的偏压设定用MOS晶体管M12。在此，M10是在栅极上施加了备用信号STB的P沟道型MOS晶体管，M11是在栅极上施加了反向备用信号STBB的N沟道型MOS晶体管。另外，M12是在栅极上施加了反向备用信号STBB的P沟道型MOS晶体管。在平常工作时，备用信号STB为低电平、反向备用信号STBB为高电平，所以MOS晶体管M10、M11导通，连接反向栅极B与源极S。另一方面，MOS晶体管M12截止。另外，供给到偏压设定用P沟道型MOS晶体管M5的栅极的偏压电位VB被设定为电源电位VDD与接地电位VSS的中间电位，所以P沟道型MOS晶体管M5导通，向一对P沟道型差动MOS晶体管M3、M4的源极供给来自电源电位VDD的恒定偏流。因此，在平常工作时，该运算放大器电路进行差动放大施加在一对P沟道型MOS晶体管M3、M4栅极上的一对差动输入信号VINN、VINP的平常工作。另一方面，在备用模式时，备用信号STB变为高电平、反向备用信号STBB变为低电平，所以MOS晶体管M10、M11截止，一对P沟道型差动MOS晶体管M3、M4的反向栅极B与源极S被切离。另一方面，MOS晶体管M12导通，并向所述反向栅极B施加电源电压VDD。另外，因为供给到偏压设定用MOS晶体管M5栅极的偏压电位VB被设定为电源电位VDD，所以P沟道型MOS晶体管M5截止。如果P沟道型MOS晶体管M5截止，则停止向P沟道型MOS晶体管M3、M4的恒定偏流的供给，所以可以减少电路的消耗电力。参照图2，说明上述的平常工作时和备用模式时的差动MOS晶体管M3的偏压状态。下面的说明对于另一个差动MOS晶体管M4也同样。平常工作模式时，如图2(a)所示，P沟道型差动MOS晶体管M3的反向栅极B与源极S短路，反向栅极电位VB和源极电位VS被设定为相同。另一方面，在备用模式时，如图2(b)本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于，包括：第一ＭＯＳ晶体管；第二ＭＯＳ晶体管，其在平常工作时导通而向所述第一ＭＯＳ晶体管供给来自第一电位的偏流，在备用模式时截止；开关电路，其在平常工作时，把所述第一ＭＯＳ晶体管的反向栅极 连接在其源极上，而在备用模式时，根据所述第一ＭＯＳ晶体管的稳定性特性，把抑制其晶体管特性的时效的第二电位施加在所述反向栅极上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：日隈裕洋，宫下博之，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]