三栅极MOS晶体管以及电子电路制造技术

本公开的实施例涉及三栅极MOS晶体管以及电子电路。一种三栅极MOS晶体管，其特征在于，包括：半导体衬底；沟槽，在半导体衬底中位于有源区的区域的两侧上；电隔离层，在沟槽中的每个沟槽的内表面上；填充沟槽直到有源区的上表面的半传导或导电材料，以便形成在沟道的相对侧上的相应竖直栅极；另一电隔离层，在沟道处位于有源区的上表面上；以及在另一电隔离层上的半传导或导电材料，以便形成水平栅极。利用本公开的实施例，有利地改善MOS晶体管的性能而不增加表面印记或制造成本。而不增加表面印记或制造成本。而不增加表面印记或制造成本。

Three gate MOS transistor and electronic circuit

【技术实现步骤摘要】
三栅极MOS晶体管以及电子电路


[0001]本文的实施例涉及三栅极MOS晶体管。

技术介绍

[0002]为了减小晶体管的尺寸，已知用非平面结构代替平面结构。在这些非平面结构中，诸如在鳍式场效应晶体管(FinFET)型MOS晶体管中，MOS晶体管的源极、漏极和沟道以从半导体材料的衬底表面凸起的所述半导体材料制成的鳍的形式布置在有源区中。源极和漏极是彼此远离的两个掺杂鳍区域。
[0003]沟道的长度被定义为源极和漏极之间的距离。
[0004]在这种晶体管中，尤其会发生短沟道效应。
[0005]为了减小这些影响并且更好地控制沟道，已知在形成沟道的鳍区域的三个面上形成晶体管的栅极。该晶体管因而称之为三栅极晶体管。
[0006]图1示意性地示出FinFET型的三栅极MOS晶体管。
[0007]该晶体管形成在硅衬底1'上，该硅衬底包括至少一个有源区10'，该有源区是从衬底1'的主表面凸起(即在其上延伸)的鳍的形式，并且有源区被隔离区2'包围，隔离区2'由一种或数种电隔离材料(诸如氧化硅(SiO2)和/或氮化硅(Si3N4))形成。
[0008]在晶体管完全耗尽的情况下，鳍的宽度(也就是两个主竖直面之间的距离)在大约十纳米的量级。
[0009]源极S'和漏极D'布置在两个相对的鳍区域中，并且具有与衬底1'相对类型的掺杂。
[0010]沟道C'布置在源极S'与漏极D'之间的鳍10'中。
[0011]为了更好地控制沟道，沟道在其两个竖直面和其上水平面上由栅极G'包围：因此，该晶体管被称为三栅极晶体管。
[0012]图2A至2C示意性地示出该晶体管的形成方法。
[0013]参见图2A，形成硅衬底1'，硅衬底1'包括由电隔离区2'分隔的多个鳍10'。
[0014]参见图2B，蚀刻包围鳍的两个区域的表面部分，以部分地暴露鳍的横向面。暴露面在蚀刻之后从电隔离区的表面20'、21'以凸起的方式延伸。
[0015]参见图2C，在鳍的暴露面上形成电隔离材料，例如氧化硅，以在鳍区域的三个面上形成栅极氧化物，从而形成直到电隔离区表面20'、21'的沟道，然后在栅极氧化物上沉积栅极材料，例如多晶硅。由此形成栅极结构G'。
[0016]此外，将掺杂剂引入到布置在沟道两侧的两个鳍区域中，以形成源极和漏极。
[0017]只要栅极在沟道的所有三个面上连续延伸，栅极就可以由栅电极施加的单个电势极化(即偏置)。
[0018]进一步改善MOS晶体管的性能而不增加表面印记或制造成本仍然是期望的。此外，在一些应用中，期望促进MOS晶体管与诸如存储器单元的其它电子部件一起集成。

技术实现思路

[0019]本公开的目的是提供一种，以至少部分地解决现有技术中存在的上述问题。
[0020]本公开的一方面提供了一种三栅极MOS晶体管，包括：半导体衬底；沟槽，在半导体衬底中位于有源区的区域的两侧上；电隔离层，在沟槽中的每个沟槽的内表面上；填充沟槽直到有源区的上表面的半传导或导电材料，以便形成在沟道的相对侧上的相应竖直栅极；另一电隔离层，在沟道处位于有源区的上表面上；以及在另一电隔离层上的半传导或导电材料，以便形成水平栅极。
[0021]根据一个或多个实施例，其中相应竖直栅极与水平栅极彼此电隔离。
[0022]根据一个或多个实施例，其中电隔离层以及另一电隔离层中的每个电隔离层是氧化硅层。
[0023]根据一个或多个实施例，其中形成竖直栅极中的每个竖直栅极的半传导材料是多晶硅。
[0024]根据一个或多个实施例，三栅极MOS晶体管还包括对布置在沟道两侧上的有源区的区域进行掺杂，以形成源极和漏极。
[0025]根据一个或多个实施例，其中水平栅极包括第一多晶硅层、氧化物
‑
氮化物
‑
氧化物堆叠和第二多晶硅层。
[0026]本公开的另一方面提供了一种电路，包括：非易失性存储器单元，包括竖直栅极晶体管；以及三栅极MOS晶体管；其中非易失性存储器单元的竖直栅极晶体管包括延伸到半导体衬底中的第一沟槽；其中三栅极MOS晶体管包括在半导体衬底中位于有源区的区域两侧上的第二沟槽；电隔离层，在第一沟槽和第二沟槽中的每个沟槽的内表面上；第一半传导或导电材料，填充第一沟槽和第二沟槽，第一半传导或导电材料形成竖直栅极晶体管的第一竖直栅极以及在三栅极MOS晶体管的沟道的相对侧上的相应第二竖直栅极；另一电隔离层，在沟道的有源区的上表面上；以及半传导或导电材料，在另一电隔离层上，以便形成三栅极MOS晶体管的水平栅极。
[0027]根据一个或多个实施例，其中第一沟槽和第二沟槽在衬底中具有不同深度。
[0028]根据一个或多个实施例，其中相应第二竖直栅极与水平栅极彼此电隔离。
[0029]根据一个或多个实施例，其中水平栅极包括第一多晶硅层、氧化物
‑
氮化物
‑
氧化物堆叠和第二多晶硅层。
[0030]根据一个或多个实施例，其中非易失性存储器单元还包括浮置栅极晶体管，以及其中浮置栅极晶体管的栅极包括第一多晶硅层、氧化物
‑
氮化物
‑
氧化物堆叠和第二多晶硅层。
[0031]利用本公开的实施例，有利地改善MOS晶体管的性能而不增加表面印记或制造成本。
附图说明
[0032]其它特征和优点将从以下参考附图的详细描述中表现出来，在附图中：
[0033]图1是根据现有技术的三栅极MOS晶体管的框图；
[0034]图2A是制造图1的晶体管的第一步骤的框图；
[0035]图2B是制造图1的晶体管的第二步骤的框图；
[0036]图2C是制造图1的晶体管的第三步骤的框图；
[0037]图3是三栅极晶体管的框图；
[0038]图4是图3的晶体管的横截面框图；
[0039]图5是图3的晶体管的电子图；
[0040]图6A至图6D示出图3的晶体管的制造方法步骤；
[0041]图7A示出在与非易失性存储器集成的环境中，三栅极MOS晶体管的沟道长度横截面图；
[0042]图7B示出图7A的三栅极MOS晶体管的沟道宽度横截面图；并且
[0043]图8A至图8J示出包括集成的三栅极MOS晶体管和非易失性存储器的设备的制造方法步骤。
[0044]图中仅示出了理解附图所必需的元件。
[0045]出于附图可读性的原因，这些元件不一定按比例描绘。
[0046]各图中相同的附图标记表示相同元件或实现相同功能的元件；因此，不必针对每幅图详细描述这些元件。
具体实施方式
[0047]在本文中，术语“上”、“下”、“竖直”、“水平”、“上部”、“下部”、“横向”等被理解为与图中所考虑的元件的位置和取向有关。特别地，认为衬底的主表面是水平的，衬底的厚度在竖直方向上延伸。
[0048]图3示意性地示出三栅极晶体管。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三栅极MOS晶体管，其特征在于，包括：半导体衬底；沟槽，在所述半导体衬底中位于有源区的区域的两侧上；电隔离层，在所述沟槽中的每个沟槽的内表面上；填充所述沟槽直到所述有源区的上表面的半传导或导电材料，以便形成在沟道的相对侧上的相应竖直栅极；另一电隔离层，在所述沟道处位于所述有源区的所述上表面上；以及在所述另一电隔离层上的半传导或导电材料，以便形成水平栅极。2.根据权利要求1所述的三栅极MOS晶体管，其特征在于，所述相应竖直栅极与所述水平栅极彼此电隔离。3.根据权利要求1所述的三栅极MOS晶体管，其特征在于，所述电隔离层以及所述另一电隔离层中的每个电隔离层是氧化硅层。4.根据权利要求1所述的三栅极MOS晶体管，其特征在于，形成所述竖直栅极中的每个竖直栅极的所述半传导材料是多晶硅。5.根据权利要求1所述的三栅极MOS晶体管，其特征在于，还包括对布置在所述沟道两侧上的所述有源区的区域进行掺杂，以形成源极和漏极。6.根据权利要求1所述的三栅极MOS晶体管，其特征在于，所述水平栅极包括第一多晶硅层、氧化物
‑
氮化物
‑
氧化物堆叠和第二多晶硅层。7.一种电子电路，其特征在于，包括：非易失性存储器单元，包括竖直栅极晶体管；以及三栅极MOS晶体管；其中所述非易失性存...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：