具有改进特性的碳化硅MOSFET晶体管器件及对应的制造方法技术

本公开涉及具有改进特性的碳化硅MOSFET晶体管器件及对应的制造方法。例如，一种MOSFET晶体管器件，包括具有第一导电类型的碳化硅的功能层。栅极结构形成在功能层的顶表面上，并且每个栅极结构均包括介电区域和电极区域。在功能层内形成具有第二导电类型的本体阱，并且本体阱通过表面分离区域彼此分离。具有第一导电类型的源极区域形成在本体阱内，横向地且部分地位于相应的栅极结构下方。在相应的栅极结构下方，具体是在相应的介电区域下方，改性掺杂区域被居中地布置到表面分离区域，并且具有第一导电类型，与功能层的浓度相比，其净掺杂浓度降低。其净掺杂浓度降低。其净掺杂浓度降低。

【技术实现步骤摘要】
具有改进特性的碳化硅MOSFET晶体管器件及对应的制造方法


[0001]本公开涉及一种具有改进特性的碳化硅MOSFET晶体管器件以及对应的制造方法。

技术介绍

[0002]已知电子半导体器件，具体是例如用于电子功率应用的MOSFET晶体管(金属氧化物半导体场效应晶体管)，其从碳化硅衬底开始制造。
[0003]由于碳化硅良好的化学物理性能，上述器件被证明是有利的。例如，一般来说，碳化硅比通常用于电子设备的硅具有更宽的带隙。因此，即使具有相对较小的厚度，碳化硅也具有比硅更高的击穿电压，由此可有利地用于高压、大功率和高温应用。
[0004]具体地，由于其晶体质量和大规模可用性，具有六方多晶型的碳化硅(4H
‑
SiC)可用于电子电源应用。
[0005]然而，碳化硅半导体器件的制造受到一些问题的影响。
[0006]例如，碳化硅的结晶质量问题可代表获得高产量的障碍，这通常可证明产量低于从硅开始制造的类似器件，从而导致生产成本的增加。
[0007]具体地，已经示出，可靠性问题与氧化硅(SiO2)和碳化硅(4H
‑
SiC)之间的界面处产生的高电场有关。
[0008]图1示出了表示为1的用于功率应用的垂直型MOSFET器件(具体是N沟道VDMOS(垂直双扩散金属氧化物半导体)器件)的基础或基本结构(所谓的单元)的一部分，包括：这里未示出的半导体材料衬底(具体是碳化硅4H
‑
SiC)，其被重掺杂(例如，具有N+型掺杂，具有高掺杂浓度，例如高于10
18
atoms/cm3)；以及外延层(称为漂移层)2，也由碳化硅制成，具有与衬底相同的导电类型，并且覆盖在衬底上，具有较低的掺杂浓度(N
‑
)。衬底用作MOSFET器件1的漏极，并且外延层2构成其限定顶表面2a的表面延伸。
[0009]MOSFET器件1的每个单元均包括：本体阱4，具有与外延层2相反的导电性(在该示例中为P型)；以及源极区域5，在顶表面2a处布置在本体阱4内，具有与衬底2相同的导电类型和高掺杂浓度(N
+
)。
[0010]外延层2的表面部分通常被称为JFET区域，其布置在顶表面2a处并夹置在相邻的本体阱4之间。
[0011]器件1还包括栅极结构6，栅极结构6由栅极介电区域7和栅电极8构成，栅极介电区域7例如为氧化硅，其形成在JFET区域上并且与本体阱4和源极区域5部分重叠，栅电极8设置在栅极介电区域7上。
[0012]介电材料区域9(例如，场氧化物)覆盖在栅电极8上；通过该介电材料区域9限定的电接触区域11被设计为接触源极区域5的表面部分。
[0013]源极金属化层12被布置为与前述电接触区域11接触；此外，以未示出的方式，漏极金属化层从背面接触衬底，并且栅极金属化层(设置在通过介电材料区域9提供的接触开口内)接触栅电极8。
[0014]MOSFET器件1的每个单元的沟道被形成在对应本体阱4的直接设置在栅电极8下方
的部分中，并且在一侧由源极区域5和本体阱4之间的结来界定，以及在另一侧由同一本体阱4和JFET区域之间的结来界定。
[0015]栅电极8被电容性地耦合到沟道以调制其导电类型；具体地，向栅电极8施加适当电压允许引起沟道反转，并由此通过沟道和漂移层为源极区域5(器件的第一电流传导区域)和衬底(器件的第二电流传导区域)之间的电子创建传导路径。
[0016]影响碳化硅MOSFET器件的一个问题与由于可能的晶体缺陷而导致的电场增加有关，其中电场倾向于在绝缘材料中增加，具体是JFET区域的中部的栅极介电区域7中增加，尤其在反向偏置配置的情况下。
[0017]图2示出了上述限定区域中的介电材料内的电场趋势，其用E来表示。JFET区域的中心区的电场增加明显，甚至可能出现导致介质击穿的水平，由此危及MOSFET器件的可靠性。
[0018]用于克服上述问题的已知解决方案设想通过以下一种或多种方法来降低碳化硅和栅极介电区域之间的界面处的电场：增加外延层(漂移层)的厚度；减小外延层的掺杂；以及减小相邻本体阱之间的距离，并由此减小JFET区域的宽度。
[0019]然而，上述解决方案并不完全令人满意，因为它们通常遭遇MOSFET器件的导通电阻的意外增加，并且对制造工艺的成本和效率具有不可忽略的影响。

技术实现思路

[0020]本公开提供了解决或至少部分地解决或克服上述一个或多个问题的各种实施例。
[0021]根据本公开，由此提供了一种碳化硅MOSFET晶体管器件以及对应的制造工艺。
[0022]在至少一个实施例中，提供了一种MOSFET晶体管器件，包括具有第一导电类型的碳化硅功能层。栅极结构被形成在所述功能层的顶表面上，并且每个栅极结构均包括介电区域和电极区域。在所述功能层内形成具有第二导电类型的本体阱，并且本体阱通过所述功能层的表面分离区域而彼此分离。具有所述第一导电类型的源极区域形成在所述本体阱内，横向地且部分地位于相应的栅极结构下方。在相应的栅极结构下方，改性掺杂区域居中地布置到所述功能层的表面分离区域。改性掺杂区域具有所述第一导电类型，与功能层的浓度相比，其净掺杂浓度降低。
[0023]在至少一个实施例中，提供了一种用于制造MOSFET晶体管器件的方法，包括：形成具有第一导电类型的碳化硅功能层；在所述功能层的顶表面上形成栅极结构，每个栅极结构均包括介电区域和电极区域；在所述功能层内形成具有第二导电类型的本体阱，本体阱通过所述功能层的表面分离区域彼此分离；在所述本体阱内形成具有所述第一导电类型的源极区域，横向地且部分地位于相应的栅极结构下方；以及在相应的栅极结构下方，形成改性掺杂区域，其被居中地布置到所述功能层的表面分离区域，所述改性掺杂区域具有所述第一导电类型，与功能层的浓度相比，其净掺杂浓度降低。
附图说明
[0024]为了更好地理解本公开，现在仅通过非限制性示例并参考附图描述其优选实施例，其中：
[0025]图1是已知类型的MOSFET器件的一部分的截面图；
[0026]图2示出了图1的MOSFET器件的JFET区域中的电场趋势；
[0027]图3是根据本方案的一个实施例的MOSFET器件的截面图；
[0028]图4示出了与已知类型的MOSFET器件中的电场趋势相比的图3的MOSFET器件的JFET区域中的电场趋势；
[0029]图5A
‑
图5B是根据第一实施例的制造工艺的连续步骤中的MOSFET器件的截面图；以及
[0030]图6A
‑
图6C是根据不同实施例的制造工艺的连续步骤中的MOSFET器件的截面图。
具体实施方式
[0031]如将在下文中详细描述的，本专利技术解决方案的一个方面设想通过在MOSFET器件(尤其是4H
‑
SiC多型碳化硅功率MOSFET晶体管)的JFET区域中引入改性掺杂区域本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOSFET晶体管器件，包括：碳化硅的功能层，具有第一导电类型；栅极结构，形成在所述功能层的顶表面上，每个所述栅极结构均包括介电区域和电极区域；本体阱，具有第二导电类型，形成在所述功能层内，所述本体阱通过所述功能层的表面分离区域彼此分离；源极区域，具有所述第一导电类型，所述源极区域形成在所述本体阱内，横向地且部分地位于相应的栅极结构下方；以及改性掺杂区域(40)，位于相应的栅极结构下方，居中地布置到所述功能层的所述表面分离区域，所述改性掺杂区域具有所述第一导电类型，与所述功能层的浓度相比，净掺杂浓度降低。2.根据权利要求1所述的器件，其中所述改性掺杂区域的净掺杂浓度在所述功能层的掺杂浓度的5％到50％之间。3.根据权利要求1所述的器件，其中所述改性掺杂区域的净掺杂浓度等于所述功能层的掺杂浓度的20％。4.根据权利要求1所述的器件，其中在所述相应的栅极结构的所述介电区域下方，所述改性掺杂区域被布置在相对于所述表面分离区域的中心处。5.根据权利要求1所述的器件，其中所述改性掺杂区域横向于所述相应的表面分离区域的整个宽度延伸，终止于所述本体阱处。6.根据权利要求1所述的器件，其中横向于所述顶表面，所述改性掺杂区域在垂直方向上的厚度小于所述本体阱的厚度。7.根据权利要求6所述的器件，其中所述改性掺杂区域的厚度在所述本体阱的厚度的10％到50％之间。8.根据权利要求1所述的器件，其中所述表面分离区域是所述MOSFET晶体管器件的JFET区域。9.一种用于制造MOSFET晶体管器件的方法，包括：形成具有第一导电类型的碳化硅的功能层；在所述功能层的顶表面上形成栅极结构，每个所述栅极结构均包括介电区域和电极区域；在所述功能层内形成具有第二导电类型的本体阱，所述本体阱通过所述功能层的表面分离区域彼此分离；在所述本体阱内形成具有所述第一导电类型的源极区域，所述源极区域横向地且部分地位于相应的栅极结构下方；以及在相应的栅极结构下方形成改性掺杂区域，所述改性掺杂区域被居中地布置到所述功能层的所述表面分离区域，所述改性掺杂区域...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：