一种高速宽范围电平移位电路制造技术

本发明专利技术公开了一种高速宽范围电平移位电路，包括：输出电路、第三native nmos晶体管、第四native nmos晶体管、第一反相器、第二反相器、第五nmos晶体管、第六nmos晶体管和第三反相器；第一反相器的输入端与第二反相器的输出端并联且与第一节点连接；第一反相器的输出端与第二反相器的输入端并联且与第二节点连接。本发明专利技术通过并联首尾相连的第一反相器和第二反相器，进一步加快了第一节点和第二节点达到最终稳定电平的速度，使得第三节点和第四节点快速的达到最终稳定电平，本发明专利技术的电平移位电路具有更高的电平转换速度，在要求支持更多IO接口协议的芯片中，本发明专利技术电平移位电路可以满足宽范围的电压需求，可以提高IO接口电路速度，以支持更高速率要求的接口协议。以支持更高速率要求的接口协议。以支持更高速率要求的接口协议。

【技术实现步骤摘要】
一种高速宽范围电平移位电路


[0001]本专利技术属于电平移位电路
，具体涉及一种高速宽范围电平移位电路。

技术介绍

[0002]在集成电路领域，数字信号在不同电压域进行传递时，经常需要将低压高速数字电路信号转换为高压宽范围输出的高速数字信号。例如在FPGA的IO接口电路部分，需将FPGA内部高速信号转换为IO接口上的1.2v到3.3v宽范围高压高速信号。
[0003]图1所示为现有常用低转高电平转换电路，M1～M4都是高压器件，M1、M2为高压pmos器件，M3、M4为高压nmos器件，从输入低电平1v转换为高电平1.2v～3.3v范围，电平转换电路受输出宽范围要求及电路结构的影响，时钟信号一般最大为200Mhz，转换速度有限，且很难满足输出电压电平为1.2v～3.3v。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种高速宽范围电平移位电路。本专利技术要解决的技术问题通过以下技术方案实现：
[0005]一种高速宽范围电平移位电路，包括：输出电路、第三native nmos晶体管、第四native nmos晶体管、第一反相器、第二反相器、第五nmos晶体管、第六nmos晶体管和第三反相器；
[0006]所述第三native nmos晶体管的漏极与所述输出电路一端的第三节点连接，所述第三native nmos晶体管的源极通过第一节点与所述第五nmos晶体管的漏极连接；所述第三native nmos晶体管的栅极与正输入端或导通电源连接；/>[0007]所述第四native nmos晶体管的漏极与所述输出电路另一端的第四节点连接，所述第四native nmos晶体管的源极通过第二节点与所述第六nmos晶体管的漏极连接；所述第四native nmos晶体管的栅极与负输入端或所述导通电源连接；
[0008]所述第一反相器的输入端与所述第二反相器的输出端并联且与所述第一节点连接；所述第一反相器的输出端与所述第二反相器的输入端并联且与所述第二节点连接；
[0009]所述第五nmos晶体管的源极接地，所述第五nmos晶体管的栅极连接正输入端；
[0010]所述第六nmos晶体管的源极接地，所述第六nmos晶体管的栅极连接负输入端；所述正输入端还与所述第三反相器的输入端连接，所述第三反相器的输出端与所述负输入端连接；
[0011]所述第三native nmos晶体管和所述第四native nmos晶体管的最高耐压电压为3.3v；所述第五nmos晶体管和所述第六nmos晶体管的最高耐压电压为1v；所述导通电源的最高电压为1v。
[0012]在本专利技术的一个实施例中，所述输出电路，包括：第一pmos晶体管、第二pmos晶体管和第四反相器；
[0013]所述第一pmos晶体管的源极与所述第二pmos晶体管的源极连接，所述第一pmos晶
体管的漏极与所述第三节点连接，所述第一pmos晶体管的栅极与所述第四节点连接；
[0014]所述第二pmos晶体管的漏极与所述第四节点连接，所述第二pmos晶体管的栅极与所述第三节点连接；
[0015]所述第四节点与所述第四反相器的输入端连接，所述第四反相器的输出端为电平移位电路的输出端；
[0016]所述第一pmos晶体管和所述第二pmos晶体管的最高耐压电压为3.3v。
[0017]本专利技术的有益效果：
[0018]本专利技术通过在第一节点和第二节点之间并联首尾相连的第一反相器和第二反相器，进一步加快了第一节点和第二节点达到最终稳定电平的速度，使得第三节点和第四节点快速的达到最终稳定电平，时钟信号最低为400Mhz，且可以达到800Mhz，该转换速度能够兼顾1.2v～3.3v范围内几乎所有的上电电压。本专利技术的电平移位电路具有更高的电平转换速度，在要求支持更多IO接口协议的芯片中，本专利技术电平移位电路可以满足宽范围的电压需求，可以提高IO接口电路速度，以支持更高速率要求的接口协议。
[0019]以下将结合附图及实施例对本专利技术做进一步详细说明。
附图说明
[0020]图1是现有技术的一种电平移位电路的结构示意图；
[0021]图2是本专利技术实施例提供的一种高速宽范围电平移位电路的结构示意图；
[0022]图3是本专利技术实施例提供的从低压供电电压1.05v和0.95v分别转换到高压上电电压vccio1.14v和3.465v时时钟信号的波形图。
[0023]附图标记说明：
[0024]10
‑
输出电路；M1
‑
第一pmos晶体管；M2
‑
第二pmos晶体管；inv4
‑
第四反相器；M3
‑
第三native nmos晶体管；M4
‑
第四native nmos晶体管；inv1
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第一反相器；inv2
‑
第二反相器；M5
‑
第五nmos晶体管；M6
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第六nmos晶体管；inv3
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第三反相器；IN+
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正输入端；IN
‑‑
负输入端；1
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第一节点；2
‑
第二节点；3
‑
第三节点；4
‑
第四节点。
具体实施方式
[0025]下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。
[0026]请参见图2，一种高速宽范围电平移位电路，包括：输出电路10、第三native nmos晶体管M3、第四native nmos晶体管M4、第一反相器inv1、第二反相器inv2、第五nmos晶体管M5、第六nmos晶体管M6和第三反相器inv3。
[0027]输出电路10包括：第一pmos晶体管M1、第二pmos晶体管M2和第四反相器inv4。本实施例中，第一pmos晶体管M1、第二pmos晶体管M2为高压pmos器件，第三native nmos晶体管M3、第四native nmos晶体管M4为高压nmos native器件，并且栅极接低压导通电源vcc或输入端，使得第三native nmos晶体管M3和第四native nmos晶体管M4为在电压接近0的情况下也能够导通的器件，第五nmos晶体管M5、第六nmos晶体管M6为低压nmos器件，在第一节点1和第二节点2之间并联了首尾相连的第一反相器inv1和第二反相器inv2，以提升整个电平移位电路的高低电平转换速度。
[0028]第一pmos晶体管M1的源极与第二pmos晶体管M2的源极连接，第一pmos晶体管M1的漏极与第三节点3连接，第一pmos晶体管M1的栅极与第四节点4连接。第三节点3位于第一pmos晶体管M1的漏极和第三native nmos晶体管M3的漏极相连的线路上。第一pmos晶体管M1的基极与源极连接。
[0029]第二p本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速宽范围电平移位电路，其特征在于，包括：输出电路(10)、第三native nmos晶体管(M3)、第四native nmos晶体管(M4)、第一反相器(inv1)、第二反相器(inv2)、第五nmos晶体管(M5)、第六nmos晶体管(M6)和第三反相器(inv3)；所述第三native nmos晶体管(M3)的漏极与所述输出电路(10)一端的第三节点(3)连接，所述第三native nmos晶体管(M3)的源极通过第一节点(1)与所述第五nmos晶体管(M5)的漏极连接；所述第三native nmos晶体管(M3)的栅极与正输入端(IN+)或导通电源(vcc)连接；所述第四native nmos晶体管(M4)的漏极与所述输出电路(10)另一端的第四节点(4)连接，所述第四native nmos晶体管(M4)的源极通过第二节点(2)与所述第六nmos晶体管(M6)的漏极连接；所述第四native nmos晶体管(M4)的栅极与负输入端(IN
‑
)或所述导通电源(vcc)连接；所述第一反相器(inv1)的输入端与所述第二反相器(inv2)的输出端并联且与所述第一节点(1)连接；所述第一反相器(inv1)的输出端与所述第二反相器(inv2)的输入端并联且与所述第二节点(2)连接；所述第五nmos晶体管(M5)的源极接地，所述第五nmos晶体管(M5)的栅极连接正输入端(IN+)；所述第六...

【专利技术属性】
技术研发人员：王磊，韩建国，韦嶔，程显志，贾红，
申请(专利权)人：厦门智多晶科技有限公司，
类型：发明
国别省市：