升压电路制造技术

本发明专利技术公开了一种基于多相时钟进行操作的升压电路。振荡电路（１０）输出相位不同的振荡时钟（１００），以及四相时钟产生电路（２０）基于振荡时钟（１００）之间的相位差，产生四相时钟（２００）。四相时钟传送控制电路（５０）根据信号ＣＰ＿ＥＮ来控制是否传送所述四相时钟（２００），以及激励电路（６０）基于传送的四相时钟，产生一升压电压。四相时钟（２００）中包括的时钟之间的延迟时间周期Ｔｏｓ是基于所述振荡时钟（１００）之间的相位差来产生的，以及因此总是与振荡时钟（１００）的周期（Ｔｏｓｃ）成正比例关系。因而，即使周期（Ｔｏｓｃ）由于操作条件而改变，以及因此可以唯一地确定电荷传送时间周期（Ｔｔｒ）。

【技术实现步骤摘要】

本专利技术涉及一种升压电路，以及更具体地，涉及包括在半导体集成电路中并且基于多相时钟进行操作的升压电路。
技术介绍
例如快速电可擦可编程只读存储器(flash EEPROM)的非易失性存储器或者包含有这种存储器的微型计算机需要比外部提供的电源电压更高的电压，以便在非易失性存储器上执行擦除/编程操作(此后，共同地称为“重写操作”)或者读取操作。这些操作所需要的电压是从升压电路中提供的，其中升压电路包括在非易失性存储器等中并且产生多个升压电压。广泛使用四相时钟驱动阈值平衡型升压电路作为升压电路，其中该升压电路能够在低电压电平下进行操作，以有效地对电压电平进行升压。附图说明图16是描述传统的四相时钟驱动升压电路之结构的示意图。图16所示的升压电路包括第一升压器模块48，用于产生高于电源电压的电压Pout1；以及第二升压器模块49，用于产生高于电压Pout1的电压Pout2。第一升压器模块48包括振荡电路10、多个四相时钟产生电路29、在数量上与四相时钟产生电路29的数量相等的激励电路69、以及检测电路70。第二升压器模块49是以类似于第一升压器模块48的方式构造的。第一升压器模块48中包括的每一个电路都如下描述的那样进行操作。振荡电路10输出彼此相位不同的多个振荡时钟100。四相时钟产生电路29每一个基于振荡时钟100其中之一(例如，OSC1)来产生四相时钟209，其中所述四相时钟209是由彼此相位不同的四个时钟组成的。激励电路69每一个基于由四相时钟产生电路29其中之一产生的四相时钟209来产生高于电源电压的电压Pout1。为了将从激励电路69输出的电压Pout1控制在预定电压(此后，称为“目标电压”)，检测电路70基于电压Pout1的电平来控制振荡电路10的接通/断开操作。在检测电路70中，根据电压设定信号ACTH，目标电压例如在高电平和低电平之间转换。振荡电路10例如包括环形振荡器，其中一个与非(NAND)门与偶数个反相器连接以形成一个环(见后面将描述的图2)。四相时钟产生电路29每一个例如是这样一个电路，其中多个反相器和选择电路22如图17中所示那样连接在一起。选择电路22每一个当输入S是低(L)电平时输出输入A，以及当输入S是高(H)电平时输出输入B(见后面将描述的图4)。四相时钟产生电路29每一个包括延迟电路28，其中延迟电路28每一个都是由多个相互串联的反相器组成的。每个延迟电路28所产生的延迟时间周期假定为Tcs。激励电路69每一个例如是这样一个电路，其中四个升压器单元68以及62-64如图18A所示那样相互串联。最后级中的升压器单元64具有输出端，该输出端连接到整流器晶体管65。如图18A所示，升压器单元68以及62-64每一个都被耦合到由四相时钟产生电路29其中之一所产生的四相时钟209中的两个时钟，并被这两个时钟驱动。升压器单元68以及62-64是例如图18B所示类型的升压器单元。升压器单元68以及62-64每一个包括N沟道电荷传送晶体管M1、N沟道开关晶体管M2、升压电容器C1和C2、以及电压重置电路67。当从R端子输入的电压重置信号ACTR为非活动的(inactive)时，电压重置电路67使电荷传送晶体管M1的栅极端和接地端变为非导通状态，以及当所述信号为活动的(active)时，使上述两个端子变为导通状态。这样，当电压重置信号ACTR为活动的时，在电荷传送晶体管M1两端之间所施加的栅极电压Vg被重置到接地电压VSS。这种电压重置电路67通过N沟道金属氧化物半导体(NMOS)晶体管M3来实现，其中源极端接地，漏极端连接到电荷传送晶体管M1的栅极端，以及电压重置信号ACTR被施加到栅极端。参考图19，描述以上述方式构造的传统升压电路中使用的四相时钟产生方法。当从EN端子输入的时钟启动信号CP EN的电平变为“H”时，振荡电路10开始操作，以及顺序地输出n个信号OSC1到OSCn，作为振荡时钟100，以便在预定时间周期(图19所示的延迟时间周期Tos)的多个增量中被延迟。在图17所示的第i四相时钟产生电路29中(其中i为1到n范围内的整数)，当从振荡电路10输出的信号OSCi下降时，时钟CLKG1iS下降。在时钟CLKG1iS下降时，时钟CLKT1iS升高。在延迟时间周期Tcs之后，因为由延迟电路28所引起的时钟CLKT1iS的升高，时钟CLKT2iS下降。在时钟CLKT2iS下降时，时钟CLKG2iS升高。在经过电荷传送时间周期Ttr之后，时钟OSCi升高，以及时钟CLKG2iS下降。在时钟CLKG2iS下降时，时钟CLKT2iS升高。在由于时钟CLKT2iS的升高而由延迟电路28所引起的延迟时间周期Tcs之后，时钟CLKT1iS下降。在时钟CLKT1iS下降时，时钟CLKG1iS升高。以这种方式，在第i四相时钟产生电路29中，基于从振荡电路10输出的信号OSCi，产生彼此相位不同的四相时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS。请注意图19通过例子的方式显示了第n四相时钟产生电路29如何基于从振荡电路10输出的信号OSCn产生四个时钟CLKG1nS、CLKT1nS、CLKT2nS、以及CLKG2nS。基于从第i四相时钟产生电路29输出的四个时钟CLKG1iS、CLKT1iS、CLKT2iS、CLKG2Is，第i激励电路69执行电压升压，并且输出比电源电压高的电压Pout1。激励电路69在时钟CLKG1iS或者CLG2iS的电平为“H”期间传送用于执行电压升压的电荷。因而，电压升压的效率随着周期变得更长(例如，随着电荷传送时间周期变得更长)而提高。检测电路70具有比电源电压高的目标电压。当从激励电路69输出的电压Pout1低于目标电压时，检测电路70将时钟启动信号CP_EN设定为“H”电平，以及当电压Pout1比目标电压高时，将信号CP_EN设定为“L”电平。在信号CP_EN为“H”电平时，振荡电路10是活动的，并且因而激励电路69执行电压升压，使得电压Pout1升高。另一方面，在信号CP_EN为“L”电平时，振荡电路10是非活动的，并且因而激励电路69中止电压升压，使得电压Pout1没有升高。这样，从激励电路69输出的电压Pout1被控制，使得与目标电压一致。正如以上所述，在传统的升压电路中，每一个激励电路69基于从振荡电路10输出的一个振荡时钟100进行操作(见例如日本专利公开No.2000-331489)。接下来，详细描述传统升压电路(图18A和图18B)中包括的激励电路69。当升压电路被激活时，电压重置信号ACTR保持在“L”电平，使得电压重置电路67中包括的NMOS晶体管M3变为非导通状态。激励电路69输出四个时钟CLKG1iS、CLKT1iS、CLKT2iS、以及CLKG2iS，每一个都是在“H”和“L”电平之间周期性交替的方波(看图19)。请注意到“H”和“L”电平周期的每一个具有预定的长度。如图18A所示，四个时钟被输入到升压器单元68以及62-64。当提供四相时钟时，激励电路69将第一级的升压器单元68中包括的升压电容器C1中积累的电荷传送到第二级的升压器单元62中包括的升压电容器C1。然后，电荷被传送到第三级的升压器单本文档来自技高网...

【技术保护点】
一种基于多相时钟进行操作的升压电路，包括：振荡电路，用于输出彼此相位不同的多个振荡时钟；多相时钟产生电路，用于根据所述多个振荡时钟之间的相位差，产生所述多相时钟；以及激励电路，用于根据所述多相时钟，产生一升压电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：东亮太郎，小岛诚，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]