沟槽型SiCJFET器件及其制备方法技术

本发明专利技术涉及功率半导体技术领域，具体提供一种沟槽型SiC JFET器件及其制备方法，其中器件包括：漏极金属层；N+型衬底层，形成在漏极金属上，形成器件的背面漏极欧姆接触；N型缓冲层，形成在N+型衬底层上；N

【技术实现步骤摘要】
沟槽型SiC JFET器件及其制备方法


[0001]本专利技术涉及功率半导体
，尤其涉及一种沟槽型SiC JFET器件及其制备方法。

技术介绍

[0002]由于硅（Si）材料的禁带宽度较窄，对高温高压等环境的承受能力较差，传统的Si功率器件已经无法满足航空航天、轨道交通、新能源等先进领域对器件性能的要求。
[0003]在现有的单极型功率半导体器件中，SiCMOSFET器件由于SiC/SiO2界面性能低于预期，导致其栅极氧化层的可靠性以及器件短路能力较低。
[0004]现有的SiC JFET器件是平面型器件，电流从源极流出后，需要经过一个狭长的水平沟道区域，再流入漂移区最终被漏极收集。由于狭长的横向沟道的存在，导致平面型SiC JFET器件导通电阻较大，而且器件元胞尺寸难以做到更小。并且在平面型SiC JFET器件制备中，需要通过二次外延生长得到器件顶部沟道区域，从而导致工艺较复杂、成本高。

技术实现思路

[0005]本专利技术的目的在于解决
技术介绍
中的至少一个技术问题，提供一种沟槽型SiC JFET器件及其制备方法。
[0006]为实现上述专利技术目的，本专利技术提供一种沟槽型SiC JFET器件，包括：漏极金属层；N+型衬底层，形成在所述漏极金属上，形成所述器件的背面漏极欧姆接触；N型缓冲层，形成在所述N+型衬底层上；N
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型漂移区，形成在所述N型缓冲层上，并且其远离所述N型缓冲层的一侧具有两个对称的离子注入区；P型掺杂区，形成在所述N
‑r/>型漂移区的两个离子注入区的侧壁上；P+欧姆接触区，形成在所述P型掺杂区上；栅极金属层，形成在所述P+欧姆接触区上；N+欧姆接触区，位于所述P+欧姆接触区之上，连接所述P型掺杂区和所述N
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型漂移区；源极金属层，形成在所述N+欧姆接触区上；所述N
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型漂移区上的两个所述离子注入区之间通过两个离子注入区中形成的所述P型掺杂区和所述P+欧姆接触区形成垂直沟道。
[0007]根据本专利技术的一个方面，所述漏极金属层由金属Al形成。
[0008]根据本专利技术的一个方面，所述N+型衬底层为N型重参杂SiC层。
[0009]根据本专利技术的一个方面，所述N型缓冲层为N型参杂SiC层。
[0010]根据本专利技术的一个方面，所述N
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型漂移区为N型轻参杂SiC层。
[0011]根据本专利技术的一个方面，所述P型掺杂区为P型参杂SiC层，通过离子注入Al离子形
成。
[0012]根据本专利技术的一个方面，所述P+欧姆接触区为P型重参杂SiC层，通过离子注入Al离子形成，形成栅极欧姆接触。
[0013]根据本专利技术的一个方面，所述N+欧姆接触区为N型重参杂SiC层，通过离子注入N离子形成，形成源极欧姆接触。
[0014]根据本专利技术的一个方面，所述栅极金属层和所述源极金属层均由金属Al形成。
[0015]为实现上述目的，本专利技术还提供一种制备上述沟槽型SiC JFET器件的方法，包括：在N+型衬底层上外延N型缓冲层；在N型缓冲层上外延N
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型漂移区；在N
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型漂移区远离N型缓冲层的一侧刻蚀两个对称的离子注入区；在两个离子注入区的侧壁上离子注入P型掺杂区；在P型掺杂区上离子注入P+欧姆接触区；在P型掺杂区和N
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型漂移区上形成N+欧姆接触区；分别在N+型衬底层远离N型缓冲层的一侧、P+欧姆接触区上和N+欧姆接触区上淀积金属Al形成漏极金属层、栅极金属层和源极金属层；N
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型漂移区上的两个离子注入区之间通过两个离子注入区中形成的P型掺杂区和P+欧姆接触区形成垂直沟道。
[0016]根据本专利技术的方案，在栅极
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源极加负电压，P型掺杂区向N
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型漂移区耗尽，且耗尽层随着负压绝对值升高而变宽。当耗尽层足够宽以至于扩张并完全占据N
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型漂移区时，垂直沟道被夹断。此时，SiCJFET的源极到漏极之间几乎没有电流流过，器件处于关断状态。在栅极
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源极不加电压或加正电压时，P型掺杂区不形成展宽的耗尽层，因此，电流从源极通过垂直沟道流向漏极，器件处于导通状态。
[0017]根据本专利技术的方案，本专利技术使用的第三代半导体材料碳化硅（SiC）具有宽禁带、高临界电场、高电子饱和速度和高热导率等优点，使得SiC成为用于制作耐高温高压的大功率器件的理想材料。
[0018]本专利技术的SiC JFET器件依靠栅极PN结耗尽层来控制器件的开通和关断，避免了SiC/SiO2界面缺陷密度过大带来的一系列问题。因此，SiC JFET器件被认为能够最大程度发掘SiC材料在高压和高频应用的优越性能。
[0019]本专利技术的沟槽型SiC JFET器件，电流从源极流出后，经过垂直的沟道区域后迅速进入漂移区，最后被漏极收集。由于垂直沟道较短，因此器件的导通电阻较小，并且器件的元胞可以因此做到更小的尺寸，从而降低器件的制作成本。并且沟槽型SiC JFET器件无需二次外延生长制备沟道，从而降低了工艺难度。
[0020]本专利技术沟槽型SiC JFET器件通过台面刻蚀和侧向离子注入结合形成的，因此器件的沟道位于垂直方向。电流从源极流入，通过位于器件顶部的沟道区域后，直接流入漂移区，并被漏极收集。通过台面刻蚀和侧壁离子注入的引入，沟槽型SiC JFET器件结构避免了多次外延生长和严格的光刻对准要求，制备工艺相对简单。同时，器件的沟道长度和宽度可以分别由SiC刻蚀深度、台面宽度和离子注入条件决定，器件的设计空间更大。
[0021]本专利技术提供的是SiC基功率器件，器件性能远胜于Si基器件。而且没有栅极氧化层可靠性问题，器件的可靠性优于SiCMOSFET器件。而且器件性能、成本远优于平面型SiCJFET
器件。
[0022]本专利技术不需要生长栅极氧化层，提高了器件可靠性。不需要二次外延生长水平狭长的沟道，降低了工艺难度和器件的导通电阻。并且其元胞尺寸可以做到更小，进一步可以降低器件的成本。
附图说明
[0023]图1示意性表示根据本专利技术的一种实施方式的沟槽型SiC JFET器件的结构图；图2、图3和图4分别表示在制备该沟槽型SiC JFET器件的不同状态下的结构图。
具体实施方式
[0024]现在将参照示例性实施例来论述本专利技术的内容。应当理解，论述的实施例仅是为了使得本领域普通技术人员能够更好地理解且因此实现本专利技术的内容，而不是暗示对本专利技术的范围的任何限制。
[0025]如本文中所使用的，术语“包括”及其变体要被解读为意味着“包括但不限于”的开放式术语。术语“基于”要被解读为“至少部分地基于”。术语“一个实施例”和“一种实施例”要被解读为“至少一个实施例”。
[0026]图1示意性表示根据本专利技术的一种实施方式的沟槽型SiC JFET器件的结构图。如图1所示，在本实施方式中，沟槽型SiC J本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.沟槽型SiC JFET器件，其特征在于，包括：漏极金属层；N+型衬底层，位于所述漏极金属层上方，形成所述器件的背面漏极欧姆接触；N型缓冲层，形成在所述N+型衬底层上；N
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型漂移区，形成在所述N型缓冲层上，并且其远离所述N型缓冲层的一侧具有两个对称的离子注入区；P型掺杂区，形成在所述N
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型漂移区的两个离子注入区的侧壁上；P+欧姆接触区，形成在所述P型掺杂区上；栅极金属层，形成在所述P+欧姆接触区上；N+欧姆接触区，位于所述P+欧姆接触区之上，连接所述P型掺杂区和所述N
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型漂移区；源极金属层，形成在所述N+欧姆接触区上；所述N
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型漂移区上的两个所述离子注入区之间通过两个离子注入区中形成的所述P型掺杂区和所述P+欧姆接触区形成垂直沟道。2.根据权利要求1所述的沟槽型SiC JFET器件，其特征在于，所述漏极金属层由金属Al形成。3.根据权利要求1所述的沟槽型SiC JFET器件，其特征在于，所述N+型衬底层为N型重参杂SiC层。4.根据权利要求1所述的沟槽型SiC JFET器件，其特征在于，所述N型缓冲层为N型参杂SiC层。5.根据权利要求1所述的沟槽型SiC JFET器件，其特征在于，所述N
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型漂移区为N型轻参杂SiC层。6.根据权利要求1所述的沟槽型SiC ...

【专利技术属性】
技术研发人员：陈显平，钱靖，
申请(专利权)人：重庆平创半导体研究院有限责任公司，
类型：发明
国别省市：