异质栅介质的异质结隧穿场效应晶体管及其制作方法技术

本发明专利技术公开了一种异质栅介质的异质结隧穿场效应晶体管及其制作方法，主要解决现有隧穿场效应晶体管开态电流小和双极效应严重的问题。其包括源极、栅极、漏极、源区、沟道区和漏区，载流子通过源极进入沟道区并通过漏极离开沟道区，沟道区包括“一”部和“1”部，“1”部包括与“一”部连接的第一连接端，以及与第一连接端相对设置的第二连接端，第二连接端通过漏区连接漏极，“1”部的两侧设置有两个栅极，两个栅极与“1”部之间分别设置有两个第一异质介质，栅极和第一异质介质垂直于第二异质介质设置，且第一异质介质与第二异质介质的高度之和与“1”部相等，栅极与第一异质介质高度相等，“一”部两侧分别设置有两个源极。两侧分别设置有两个源极。两侧分别设置有两个源极。

【技术实现步骤摘要】
异质栅介质的异质结隧穿场效应晶体管及其制作方法


[0001]本专利技术涉及晶体管
，具体涉及一种异质栅介质的异质结隧穿场效应晶体管及其制作方法。

技术介绍

[0002]得益于半导体制造工艺的发展，晶体管的特征尺寸不断减小，使得集成电路向高性能，低成本的方向不断发展。然而在基于热电子发射机制的传统CMOS场效应晶体管低功耗数字集成电路中，由于亚阈值摆幅无法突破室温下60mv/dec的限制，电源电压无法随着器件尺寸的减小而降低，从而导致器件的泄漏电流进一步增大，并且单位面积上器件数量的激增最终导致集成电路静态功耗和动态功耗的急剧增加。此外，当特征尺寸的缩小不断接近物理极限，集成电路制造技术也遇到参数物理极限和工艺制造的瓶颈，如量子隧穿效应导致的栅极漏电和沟道漏电，短沟道的热载流子效应、负偏压温度不稳定性、漏致势垒降低以及沟道载流子分布量子涨落等，严重影响器件的预期性能。为了降低亚阈值摆幅和关态泄漏电流，人们对隧穿场效应晶体TFET展开了研究。基于带带隧穿BTBT原理的隧穿场效应晶体管TFET能够在室温下获得低于60mV/Dec的亚阈值摆幅SS，且不易受到短沟道效应的影响，因此隧穿场效应晶体管TFET能够进一步减少电源电压VDD，并且由于隧穿势垒的存在使TFET可以具有较低的关态电流，从而满足低功耗集成电路应用。
[0003]虽然TFET在低功耗领域具有巨大的应用前景，但是传统的硅基TFET存在开态电流较小以及双极效应严重的缺点，这限制了TFET器件的进一步发展。

技术实现思路

[0004]本专利技术的目的在于提供一种异质栅介质的异质结隧穿场效应晶体管及其制作方法，以解决现有的硅基TFET存在开态电流较小以及双极效应严重的缺点的问题。
[0005]本专利技术解决上述技术问题的技术方案如下：
[0006]本专利技术提供一种异质栅介质的异质结隧穿场效应晶体管，所述隧穿场效应晶体管包括源极、栅极、漏极、源区、沟道区和漏区，载流子通过所述源极进入所述沟道区并通过所述漏极离开所述沟道区，所述栅极用于调制所述沟道区导通与关断的电极，所述沟道区包括“一”部和“1”部，所述“1”部包括与所述“一”部连接的第一连接端，以及与所述第一连接端相对设置的第二连接端，所述第二连接端通过漏区连接所述漏极，所述“1”部的两侧设置有两个栅极，两个所述栅极与所述“1”部之间分别设置有两个第一异质介质，所述栅极和所述第一异质介质垂直于第二异质介质设置，且所述第一异质介质与所述第二异质介质的高度之和与所述“1”部的高度相等，所述栅极的高度与所述第一异质介质高度相等，所述“一”部两侧分别设置有两个源极。
[0007]可选择地，所述第一异质介质的材料为低K介质材料，和/或
[0008]所述第二异质介质的材料为高K介质材料。
[0009]可选择地，所述第一异质介质为二氧化硅，和/或，所述第二异质介质为氧化铪。
[0010]可选择地，所述隧穿场效应晶体管还包括位于两个所述源极和所述“一”部两侧的两个P
+
型源区和两个N
+
型夹层，所述P
+
型源区的输入端连接所述源极的输出端，其输出端连接所述N
+
型夹层的输入端，所述N
+
型夹层的输出端分别与所述“一”部的两侧连接；所述P
+
型源区用于增大隧穿区域，增大载流子，所述N
+
型夹层用于降低隧穿视垒，增大隧穿几率。
[0011]可选择地，所述隧穿场效应晶体管还包括位于所述“一”部下方的SOI衬底。
[0012]可选择地，所述SOI衬底的长度等于所述“一”部的长度以及位于所述“一”部两侧的两个P
+
型源区和两个N
+
型夹层的长度之和。
[0013]本专利技术还提供一种基于上述的异质栅介质的异质结隧穿场效应晶体管的制作方法，所述制作方法包括：
[0014]S1：依次制备底层硅、氧化物埋层和顶层硅的SOI衬底；
[0015]S2：在顶层硅表面刻蚀漏区以外的区域，形成倒T型结构，得到倒T型沟道区；
[0016]S3：在顶层硅的两侧刻蚀形成源区凹槽，在400℃
‑
600℃的条件下，外延淀积硅锗材料填充源区凹槽，同时在硅中通入硼掺杂气体对源区进行原位掺杂，形成P型源区；
[0017]S4：在顶层硅表面依次光刻出漏区和夹层区图形，采用离子注入工艺在漏区和夹层区分别注入相应计量的砷离子，退火激活杂质，形成N+型漏区和N+夹层区；
[0018]S5：在源区和夹层区表面生长第二异质栅介质二氧化铪；
[0019]S6：在沟道区“1”部两侧生长第一异质栅介质二氧化硅，淀积多晶硅形成栅极；
[0020]S7：在所述源区和漏区光刻出源电极和漏电极窗口，淀积金属形成源极和漏极。
[0021]本专利技术具有以下有益效果：
[0022]本专利技术提出了一种不同于传统Si
‑
TFET的倒T型沟道的异质栅介质双栅SiGe/Si异质结TFET结构(HGD
‑
DG
‑
HJTFET)。“1”部和“一”部的存在，使得本专利技术的沟道区呈现倒T型，倒T型沟道能够增大隧穿区域，提高器件的开态电流，异质栅介质结构使得栅极对源区和靠近漏的沟道区具有不同的栅控能力，可以有效的抑制TFET的双极效应，此外在源区和沟道使用Si
0.9
Ge
0.1
异质结来降低隧穿势垒宽度，并使用夹层来改善器件亚阈值特性。最终该TFET结构能够在达到较高开态电流的同时抑制双极电流。
附图说明
[0023]图1为本专利技术所提供的异质栅介质的异质结隧穿场效应晶体管(HGD
‑
DG
‑
HJTFET)的结构图；
[0024]图2为本专利技术所提供的异质栅介质的异质结隧穿场效应晶体管(HGD
‑
DG
‑
HJTFET)的制作方法的流程图；
[0025]图3为本专利技术所提供的异质栅介质的异质结隧穿场效应晶体管的制备过程图；
[0026]图4是有无异质栅结构倒T型沟道异质结双栅隧穿场效应晶体管转移特性对比图；
[0027]图5是有无N
+
夹层时倒T型沟道HGD
‑
DG
‑
HJTFET转移特性对比图。
[0028]附图标记说明
[0029]1‑
源极；2
‑
栅极；3
‑
漏极；4
‑
沟道区；41
‑
第一连接端；42
‑
第二连接端；5
‑
漏区；6
‑
第一异质介质；7
‑
第二异质介质；8
‑
N
+
型夹层；9
‑
P
+
型源区；10
‑
SOI本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种异质栅介质的异质结隧穿场效应晶体管，所述隧穿场效应晶体管包括源极、栅极、漏极、源区、沟道区和漏区，载流子通过所述源极进入所述沟道区并通过所述漏极离开所述沟道区，所述栅极用于调制所述沟道区导通与关断的电极，其特征在于，所述沟道区包括“一”部和“1”部，所述“1”部包括与所述“一”部连接的第一连接端，以及与所述第一连接端相对设置的第二连接端，所述第二连接端通过N
+
漏区连接所述漏极，所述“1”部的两侧设置有两个栅极，两个所述栅极与所述“1”部之间分别设置有两个第一异质介质，所述栅极和所述第一异质介质垂直于第二异质介质设置，且所述第一异质介质与所述第二异质介质的高度之和与所述“1”部的高度相等，所述栅极的高度与所述第一异质介质高度相等，所述“一”部两侧分别设置有两个源极。2.根据权利要求1所述的异质栅介质的异质结隧穿场效应晶体管，其特征在于，所述第一异质介质的材料为低K介质材料，和/或所述第二异质介质的材料为高K介质材料。3.根据权利要求2所述的异质栅介质的异质结隧穿场效应晶体管，其特征在于，所述第一异质介质为二氧化硅，和/或，所述第二异质介质为氧化铪。4.根据权利要求1所述的异质栅介质的异质结隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括位于两个所述源极和所述“一”部两侧的两个源区和两个夹层，所述源区的输入端连接所述源极的输出端，其输出端连接所述N
+
型夹层的输入端，所述型夹层的输出端分别与所述...

【专利技术属性】
技术研发人员：段小玲，王树龙，王刚，张进成，张涛，刘志宏，赵胜雷，许晟瑞，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：