超结器件及制作方法技术

本发明专利技术提供一种超结器件及制作方法，包括：1)提供第一衬底并形成氧化层；2)将第一衬底与第二衬底键合，减薄第二衬底；3)基于光掩模，通过光刻

【技术实现步骤摘要】
超结器件及制作方法


[0001]本专利技术属于半导体器件设计及制造领域，特别是涉及一种超结器件及制作方法。

技术介绍

[0002]在功率半导体领域内，以垂直双扩散工艺形成的纵向金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)称为VDMOSFET，简称VDMOS。对于传统的VDMOS，一般通过增大外延层厚度和降低外延层掺杂浓度的方式提高击穿电压，但是，这种方式会使外延层电阻显著的提高。超结金属氧化物半导体场效应晶体管(Super Juction Metal OxideSemiconductor Field Effect Transistor，SJ
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MOSFET)是VDMOS器件的一种改进结构，其通过在外延层内加入交替的P
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N结构，形成P型立柱和N型立柱，使器件处于阻断状态时，外延层内的纵向电场几乎为恒值，这使器件的导通电阻对击穿电压的依赖关系大大降低，从而降低器件的通态损耗。因此，该结构在高击穿电压的器件中得到广泛的应用。

技术实现思路

[0003]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种超结器件及制作方法，用于解决现有技术中刻蚀所得沟槽为倒梯形结构，导致超结P型柱和N型柱的电荷有较大差距，不利于电荷平衡而造成器件耐压降低的问题。
[0004]为实现上述目的及其他相关目的，本专利技术提供一种超结器件的制作方法，所述制作方法包括：1)提供第一衬底，所述第一衬底包括相对的第一主面及第二主面，于所述第一主面形成氧化层；2)提供第二衬底，所述第二衬底包括相对的第一主面及第二主面，将所述第一衬底的第一主面与所述第二衬底的第二主面键合，自所述第二衬底的第一主面减薄所述第二衬底；3)基于光掩模，通过光刻
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刻蚀工艺在所述第二衬底的第一主面刻蚀出贯通至所述氧化层的沟槽，所述沟槽呈倒梯形；4)提供第三衬底，将所述第二衬底的第一主面与所述第三衬底键合；5)去除所述第一衬底，并通过腐蚀去除所述氧化层，以显露所述倒梯形的沟槽的底部；6)基于与步骤3)的所述光掩模图形相同的硬掩膜版，通过所述硬掩膜版与所述沟槽对准后，直接对所述沟槽的底部进行刻蚀，以增大所述沟槽的底部宽度，使所述沟槽的形貌概呈矩形。
[0005]可选地，步骤3)所述的沟槽的底部宽度为顶部宽度的四分之一至四分之三之间。
[0006]可选地，减薄后的所述第二衬底的厚度介于1～50微米之间，所述沟槽的深度介于1～50微米之间，所述沟槽的顶部宽度介于1微米～6微米之间，所述沟槽的间隔介于1微米～10微米之间。
[0007]可选地，减薄后的所述第二衬底的厚度介于30～45微米之间，所述沟槽的深度介于30～45微米之间，所述沟槽的顶部宽度介于4微米～5微米之间，所述沟槽的间隔介于5微米～6微米之间。
[0008]可选地，步骤3)及步骤6)的刻蚀方法包括反应离子刻蚀RIE与深硅刻蚀ICP中的一
种。
[0009]可选地，所述氧化层的厚度介于100纳米～1000纳米之间。
[0010]可选地，所述制作方法还包括步骤：7)所述第二衬底为第一导电类型掺杂，于所述沟槽中填充第二导电类型掺杂的半导体材料层，以与所述第二衬底共同形成超结结构。
[0011]可选地，所述制作方法还包括步骤：8)在所述超结结构上形成第二导电类型体区；9)在所述第二导电类型体区中形成第一导电类型源区；10)在所述第一导电类型源区及所述第二导电类型体区上制作栅极结构；11)形成绝缘层以及电极引出结构；其中，所述第二衬底包含第一导电类型漏区。
[0012]可选地，步骤9)还包括在所述第一导电类型源区中形成第二导电类型接触区的步骤。
[0013]可选地，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
[0014]本专利技术还提供一种超结器件，所述超结器件包括：第一导电类型漏区；超结结构，位于所述第一导电类型漏区上，包括依次排布的第一导电类型柱及第二导电类型柱，且所述第二导电类型柱的形貌包括概呈矩形的上部以及倒梯形的下部；第二导电类型体区，形成于所述超结结构上；第一导电类型源区，形成于所述第二导电类型体区中；栅极结构，形成于所述第一导电类型源区及所述第二导电类型体区上；绝缘层以及电极引出结构，位于所述第一导电类型源区及栅极结构上。
[0015]可选地，还包括形成于所述第一导电类型源区的第二导电类型接触区。
[0016]可选地，所述超结结构的深度介于30～45微米之间。
[0017]可选地，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
[0018]如上所述，本专利技术的超结器件及制作方法，具有以下有益效果：
[0019]本专利技术通过将刻蚀形成有倒梯形沟槽的第二衬底与第三衬底键合，背面减薄露出该倒梯形沟槽的底部后，自该宽度较小的沟槽底部进行刻蚀，以增大该沟槽底部的尺寸，从而使得该沟槽呈矩形，从而缩小超结结构中的P型柱和N型柱的电荷差距，使超结器件达到电荷平衡，从而提高超结器件的耐压性能及降低超结器件的导通电阻。
[0020]本专利技术采用与刻蚀倒梯形沟槽具有相同图形的硬掩膜版，直接对倒梯形沟槽底部进行刻蚀以使沟槽呈矩形，不需要进行光刻的步骤，可以大大节约工艺成本。
[0021]本专利技术预先在第一衬底上形成氧化层，去除第一衬底后，保留氧化层覆盖于沟槽上，接着采用腐蚀的方法去除所述氧化层从而显露所述沟槽，相比于直接研磨显露出沟槽，保留的氧化层可以在研磨时为沟槽及其侧壁提供支撑，可以有效避免直接研磨显露沟槽时容易造成沟槽侧壁倒塌的风险，提高工艺稳定性。
[0022]本专利技术所制作的超结器件，具有工艺稳定性高、耐压能量强且导通电阻低的优点。
附图说明
[0023]图1～图12显示为本专利技术实施例的超结器件的制作方法各步骤所呈现的结构示意图。
[0024]元件标号说明
[0025]101
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第二衬底
[0026]102
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沟槽
[0027]103
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第三衬底
[0028]105
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氧化层
[0029]106
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硬掩膜版
[0030]107
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第一衬底
[0031]201
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漏区
[0032]202
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漏电极
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【技术保护点】

【技术特征摘要】
1.一种超结器件的制作方法，其特征在于，所述制作方法包括：1)提供第一衬底，所述第一衬底包括相对的第一主面及第二主面，于所述第一主面形成氧化层；2)提供第二衬底，所述第二衬底包括相对的第一主面及第二主面，将所述第一衬底的第一主面与所述第二衬底的第二主面键合，自所述第二衬底的第一主面减薄所述第二衬底；3)基于光掩模，通过光刻
‑
刻蚀工艺在所述第二衬底的第一主面刻蚀出贯通至所述氧化层的沟槽，所述沟槽呈倒梯形；4)提供第三衬底，将所述第二衬底的第一主面与所述第三衬底键合；5)去除所述第一衬底，并通过腐蚀去除所述氧化层，以显露所述倒梯形的沟槽的底部；6)基于与步骤3)的所述光掩模图形相同的硬掩膜版，通过所述硬掩膜版与所述沟槽对准后，直接对所述沟槽的底部进行刻蚀，以增大所述沟槽的底部宽度，使所述沟槽的形貌概呈矩形。2.根据权利要求1所述的超结器件的制作方法，其特征在于：步骤3)所述的沟槽的底部宽度为顶部宽度的四分之一至四分之三之间。3.根据权利要求1所述的超结器件的制作方法，其特征在于：减薄后的所述第二衬底的厚度介于1～50微米之间，所述沟槽的深度介于1～50微米之间，所述沟槽的顶部宽度介于1微米～6微米之间，所述沟槽的间隔介于1微米～10微米之间。4.根据权利要求3所述的超结器件的制作方法，其特征在于：减薄后的所述第二衬底的厚度介于30～45微米之间，所述沟槽的深度介于30～45微米之间，所述沟槽的顶部宽度介于4微米～5微米之间，所述沟槽的间隔介于5微米～6微米之间。5.根据权利要求1所述的超结器件的制作方法，其特征在于：步骤3)及步骤6)的刻蚀方法包括反应离子刻蚀RIE与深硅刻蚀ICP中的一种。6.根据权利要求1所述的超结器件的制作方法，其特征在于：所述氧化层的厚度介于100纳米～1000纳米之间。7.根据权利要求1所...

【专利技术属性】
技术研发人员：徐大朋，薛忠营，罗杰馨，柴展，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：