半导体结构的制作方法及半导体结构技术

本公开提供了一种半导体结构及半导体结构的制作方法，涉及半导体技术领域。半导体结构包括：衬底、第一介电层、第二介电层和栅极结构，衬底上具有有源区，有源区内设有第一掺杂类型的源极区和第一掺杂类型的漏极区；至少部分第一介电层设在衬底上，并覆盖在部分源极区和/或部分漏极区上；第二介电层设在衬底上，第一介电层和第二介电层连接，第二介电层的厚度小于第一介电层的厚度；栅极结构在衬底上的正投影覆盖第二介电层和第一介电层在衬底上的正投影。本公开的半导体结构中的第二介电层的厚度小于第一介电层的厚度，有效降低了栅极结构与源极区的交叠区、和/或栅极结构与漏极区的交叠区之间的寄生电容，提高了半导体结构的电性。电性。电性。

【技术实现步骤摘要】
半导体结构的制作方法及半导体结构


[0001]本公开涉及半导体
，尤其涉及一种半导体结构的制作方法及半导体结构。

技术介绍

[0002]动态随机存取存储器（DRAM，Dynamic Random Access Memory）具有体积小、集成度高、功耗低的优点，同时DRAM芯片的存取速度比只读存储器（ROM，Read Only Memory）快。
[0003]在DRAM芯片中，最短读取芯片数据的时间是DRAM芯片的核心指标之一，该时间反映了DRAM芯片的响应速度，即DRAM芯片从控制器接收到读取命令之后和DRAM芯片向控制器输出读取数据之间的时间，其数值越小越好。其中，该时间与DRAM芯片中核心区电路的半导体结构中的诸多电性参数相关，比如，当半导体结构中的栅极结构与有源区的源极区之间的交叠区，以及栅极结构与有源区的漏极区之间的交叠区的寄生电容越小，则上述最短读取芯片数据的时间也越小。
[0004]其中，若减少栅极结构与有源区的源漏区之间的交叠区的面积，虽然可以降低相应的寄生电容，但这也会带来诸多负面效应，比如发生栅诱导漏极泄本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底上具有有源区，所述有源区内设有第一掺杂类型的源极区和第一掺杂类型的漏极区；第一介电层，至少部分所述第一介电层设在所述衬底上，并覆盖在部分所述源极区和/或部分所述漏极区上；第二介电层，所述第二介电层设在所述衬底上，所述第一介电层和所述第二介电层连接，其中，所述第二介电层的厚度小于所述第一介电层的厚度；栅极结构，所述栅极结构在所述衬底上的正投影覆盖所述第二介电层和所述第一介电层在所述衬底上的正投影。2.根据权利要求1所述的半导体结构，其特征在于，所述第一介电层设在所述衬底上，所述第一介电层的底部和所述第二介电层的底部平齐，所述第一介电层的顶部高于所述第二介电层的顶部。3.根据权利要求1所述的半导体结构，其特征在于，部分所述第一介电层设在所述衬底上，所述第一介电层的顶部和所述第二介电层的顶部平齐，所述第一介电层的底部低于所述第二介电层的底部。4.根据权利要求1
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3任一项所述的半导体结构，其特征在于，所述第二介电层的介电常数大于等于3.9；所述第一介电层的介电常数小于3。5.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅极层和保护结构；所述栅极层设在所述第二介电层上，所述栅极层在所述衬底上的投影与所述第一介电层在所述衬底上的投影具有重叠区域；所述保护结构设在所述栅极层的两侧，并覆盖所述栅极层的侧表面。6.根据权利要求5所述的半导体结构，其特征在于，所述保护结构包括隔离层和保护层；所述隔离层设在所述栅极层的侧壁上；所述保护层设在所述隔离层的侧壁上，并远离所述栅极层。7.根据权利要求1所述的半导体结构，其特征在于，所述衬底还包括第二掺杂类型的沟道区，所述沟道区设于所述栅极结构的下方，并和所述源极区和所述漏极区连接，所述第二介电层覆盖所述沟道区。8.根据权利要求1所述的半导体结构，其特征在于，所述衬底还包括第一掺杂类型的第一子源极区和/或第一掺杂类型的第一子漏极区，所述第一子源极区位于所述源极区的一侧并靠近所述漏极区，所述第一子漏极区位于所述漏极区的一侧并靠近所述源极区，其中所述第一子源极区掺杂离子浓度小于所述源极区的掺杂离子浓度，所述第一子漏极区的掺杂离子浓度小于所述漏极区的掺杂离子浓度。9.一种半导体结构的制作方法，其特征在于，包括：提供衬底，所述衬底上具有有源区；形成第一中间介电层，所述第一中间介电层具有开口，所述开口暴露部分所述衬底的顶面；于所述开口内形成第二介电层，所述第...

【专利技术属性】
技术研发人员：吕赵鸿，
申请(专利权)人：长鑫集电北京存储技术有限公司，
类型：发明
国别省市：