三维存储器、制备方法以及存储系统技术方案

本申请提供三维存储器、制备方法以及存储系统。三维存储器包括：第一选择栅结构；存储叠层，设置于第一选择栅结构上；第二选择栅结构，设置于存储叠层上；以及沟道结构，穿过第二选择栅结构、存储叠层和第一选择栅结构，其中沟道结构包括穿过存储叠层的电荷捕获层，以及穿过第一选择栅结构和第二选择栅结构中的至少之一的隔离层，隔离层与电荷捕获层在存储叠层的厚度方向连接。本申请将位于选择栅结构中的电荷存储区域替换为不具有存储电荷功能的虚设区域，可抑制因热载流子注入效应诱发的选择管阈值电压的偏移，提高三维存储器的擦除效率。率。率。

【技术实现步骤摘要】
三维存储器、制备方法以及存储系统


[0001]本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构、一种三维存储器的制备方法以及一种存储系统。

技术介绍

[0002]三维存储器包括由多个存储单元串接形成的存储单元串，存储单元串的每一端处均可具有选择晶体管。例如，存储单元串的一端可具有漏极侧选择晶体管，该漏极侧选择晶体管可将该存储单元串连接到例如位线；存储单元串的另一端可具有源极侧选择晶体管，该源极侧选择晶体管可将该存储单元串连接到例如源极线。
[0003]随着三维存储器中堆叠层数的不断增加，通常可采用栅极感应漏极泄漏(Gate induced drain leakage，GIDL)擦除机制执行存储单元的擦除操作。具体地，可通过在存储单元串的选择晶体管中引起漏极
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栅极电压来生成GIDL电流，以对存储单元串的沟道进行充电，并将擦除启用电压施加到存储单元的控制栅极，在保持沟道电势的同时，实现存储单元的擦除。
[0004]GIDL电流是载流子生成的结果，即，GIDL电流由频带
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【技术保护点】

【技术特征摘要】
1.一种三维存储器，其特征在于，包括：第一选择栅结构；存储叠层，设置于所述第一选择栅结构上；第二选择栅结构，设置于所述存储叠层上；以及沟道结构，穿过所述第二选择栅结构、所述存储叠层和所述第一选择栅结构，其中，所述沟道结构包括穿过所述存储叠层的电荷捕获层，以及穿过所述第一选择栅结构和所述第二选择栅结构中的至少之一的隔离层，所述隔离层与所述电荷捕获层在所述存储叠层的厚度方向连接。2.根据权利要求1所述的三维存储器，其特征在于，所述沟道结构还包括沟道层，所述沟道层穿过所述第二选择栅结构、所述存储叠层和所述第一选择栅结构；以及所述存储器还包括设置于所述第一选择栅结构的下方的阱掺杂区底层，其中，所述沟道层和所述阱掺杂区底层连接、并掺杂有相同导电类型的杂质。3.根据权利要求2所述的三维存储器，其特征在于，所述沟道层沿所述厚度方向至少包括两个具有不同掺杂浓度的区域，其中，具有相对高的掺杂浓度的区域位于所述沟道层的第一部分和第二部分中的至少之一，所述第一部分为所述沟道层位于第一选择栅结构中的部分，所述第二部分为所述沟道层位于第二选择栅结构中的部分。4.根据权利要求1所述的三维存储器，其特征在于，所述存储器还包括设置于所述第二选择栅结构上的外围电路芯片。5.根据权利要求1所述的三维存储器，其特征在于，所述电荷捕获层为氮化硅层，所述隔离层为氧化硅层。6.根据权利要求1所述的三维存储器，其特征在于，所述第一选择栅结构包括至少一个第一堆叠层，每个所述第一堆叠层包括第一选择栅极层和第一电介质层，以及所述第二选择栅结构包括至少一个第二堆叠层，每个所述第二堆叠层包括第二选择栅极层和第二电介质层。7.根据权利要求1所述的三维存储器，其特征在于，所述沟道结构包括：穿过所述存储叠层和所述第二选择栅结构的电荷捕获层；以及穿过所述第一选择栅结构的所述隔离层。8.根据权利要求1所述的三维存储器，其特征在于，所述沟道结构包括：穿过所述存储叠层和所述第一选择栅结构的电荷捕获层；以及穿过所述第二选择栅结构的所述隔离层。9.根据权利要求1所述的三维存储器，其特征在于，所述沟道结构包括：穿过所述第一选择栅结构第一隔离层；以及穿过所述第二选择栅结构第二隔离层，其中，所述第一隔离层和所述第二隔离层均与所述电荷捕获层在所述厚度方向连接。10.一种存储系统，其特征在于，包括：控制器；以及如权利要求1至9中任一项所述的存储器，所述控制器耦合至所述存储器，且用于控制
所述存储器存储数据。11.一种制备三维存储器的方法，其特征在于，所述方法包括：在衬底上形成初始第一选择栅结构，并在所述初始第一选择栅结构上形成叠层结构；形成穿过所述初始第一选择栅结构和所述叠层结构的初始电荷捕获层；去除所述衬底，以暴露所述初始电荷捕获层；去除所述初始电荷捕获层位于所述初始第一选择栅结构中的部分，以形成第一空隙和电荷捕获层；以及...

【专利技术属性】
技术研发人员：崔莹，贾建权，远杰，宋雅丽，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：