沟槽型功率器件及其制造方法技术

本申请公开了沟槽型功率器件及其制造方法。所述沟槽型功率器件包括：半导体衬底；位于所述半导体衬底上的漂移区；位于所述漂移区中的第一沟槽和第二沟槽；位于所述第一沟槽中的栅叠层；以及位于所述第二沟槽侧壁上的肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。该沟槽型功率器件采用双沟槽结构，将沟槽型MOSFET和肖特基势垒二极管相结合且将肖特基金属形成在沟槽侧壁上，不仅可以提高功率器件的性能，而且可以减小功率器件的单元面积。的单元面积。的单元面积。

【技术实现步骤摘要】
沟槽型功率器件及其制造方法


[0001]本专利技术涉及半导体器件
，更具体地，涉及一种沟槽型功率器件及其制造方法。

技术介绍

[0002]功率半导体器件亦称为电力电子器件，包括功率二极管、功率晶体管、晶闸管等。功率晶体管例如包括VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)。在VDMOS场效应晶体管的基础上，进一步提出了沟槽型MOSFET，在沟槽中形成栅极导体和栅极电介质，在导通状态下，电流主要沿着沟槽侧壁的方向流动。
[0003]在电路应用场景下，在功率晶体管的源极和漏极之间并联连接二极管，以提高功率晶体管的反向恢复能力。图1示出用于三相直流无刷电机的驱动电路的示意性电路图。该驱动电路包括功率晶体管S11至S13和S21至S23、二极管D11至D13和D21至D23、以及输入电容。功率晶体管S11至S13和S21至S23连接成全桥逆变电路，二极管D11至D13和D21至D23分别与相应的功率晶体管反相并联连接，例如，二极管D11的阳极和阴极分别连接至功率晶体管S11的源极和漏极。在功率晶体管关断时，二极管提供负载电流至电源的反馈路径，因而可以减小功率晶体管的反向偏置电压，提高反向恢复能力。
[0004]期望在沟槽型MOSFET中集成反向二极管以提高反向恢复能力。

技术实现思路

[0005]鉴于上述问题，本申请的目的在于提供沟槽型功率器件及其制造方法，其中，采用双沟槽结构，将沟槽型MOSFET和肖特基势垒二极管相结合且将肖特基金属形成在沟槽侧壁上，以提高功率器件的性能，以及以减小功率器件的单元面积。
[0006]根据本专利技术的第一方面，提供一种沟槽型功率器件，包括：半导体衬底；位于所述半导体衬底上的漂移区；位于所述漂移区中的第一沟槽和第二沟槽；位于所述第一沟槽中的栅叠层；以及位于所述第二沟槽侧壁上的肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。
[0007]优选地，还包括：位于所述漂移区中的阱区；以及位于所述阱区中的源区，其中，所述第一沟槽和所述第二沟槽分别贯穿所述源区和所述阱区，延伸至所述漂移区中的预定深度。
[0008]优选地，所述半导体衬底、所述漂移区、所述源区的掺杂类型为N型，所述阱区的掺杂类型为P型，所述半导体衬底作为功率晶体管的漏区。
[0009]优选地，所述肖特基金属位于所述第二沟槽的侧壁下部且与所述漂移区接触，所述肖特基金属的顶端位于所述源区和所述漂移区之间。
[0010]优选地，还包括：第一接触层，位于所述第二沟槽的侧壁上部且与所述源区接触。
[0011]优选地件，还包括：P型掺杂区，位于所述第二沟槽的底部下方；以及第二接触层，
位于所述第二沟槽的底部表面上。
[0012]优选地，还包括：导电通道，填充所述第二沟槽，用于提供所述源区和所述肖特基金属的电连接路径。
[0013]根据本专利技术的第二方面，提供一种沟槽型功率器件的制造方法，包括：在半导体衬底上形成漂移区；在所述漂移区中形成第一沟槽和第二沟槽；在所述第一沟槽中形成栅叠层；以及在所述第二沟槽侧壁上形成肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。
[0014]优选地，还包括：在所述漂移区中形成阱区；以及在所述阱区中形成源区，其中，所述第一沟槽和所述第二沟槽分别贯穿所述源区和所述阱区，延伸至所述漂移区中的预定深度。
[0015]优选地，所述半导体衬底、所述漂移区、所述源区的掺杂类型为N型，所述阱区的掺杂类型为P型，所述半导体衬底作为功率晶体管的漏区。
[0016]优选地，形成肖特基金属的步骤包括：在所述第二沟槽中形成共形的第一金属层；以及采用各向异性蚀刻去除所述第一金属层位于所述第二沟槽的侧壁上部和底部的部分，其中，所述第一金属层保留在所述第二沟槽的侧壁下部的部分形成肖特基金属。
[0017]优选地，在形成肖特基金属的步骤中，通过控制所述各向异性蚀刻的蚀刻时间，使得所述肖特基金属的顶端位于所述源区和所述漂移区之间。
[0018]优选地，在形成肖特基金属的步骤之后，还包括：在所述第二沟槽中形成共形的第二金属层；采用硅化工艺，将所述第二金属层的一部分反应生成硅化物；以及采用选择性的蚀刻工艺，相对于所述肖特基金属和所述硅化物去除所述第二金属层的未反应金属，其中，所述硅化物位于所述第二沟槽的侧壁上部的部分形成第一接触层，所述硅化物位于所述第二沟槽的侧壁底部的部分形成第二接触层。
[0019]优选地，在形成肖特基金属的步骤之后，还包括：在所述第二沟槽中填充导电材料以形成导电通道，用于提供所述源区和所述肖特基金属的电连接路径。
[0020]优选地，还包括：经由所述第二沟槽进行离子注入，在所述第二沟槽的底部下方形成P型掺杂区。
[0021]根据本专利技术实施例的沟槽型功率器件及其制造方法，采用双沟槽结构，栅极导体位于第一沟槽中并且至少一部分与体区相邻，对体区中的沟道施加电场。沟槽型MOSFET的沟道与第一沟槽的侧壁相邻且垂直延伸，从而形成垂直沟道，因而具有更小的单元面积，更低的比导通电阻Rsp，并且可以提升耐压能力。进一步地，在第二沟槽的侧壁上形成肖特基金属，因而可以最小的单元面积代价集成肖特基二极管，以提升功率器件的反向恢复能力。
[0022]在优选的实施例中，在第二沟槽的底部下方形成重掺杂的P型掺杂区。P型掺杂区有利于缓解第一沟槽下方的电场集中，从而提高栅叠层的电场控制的可靠性。
附图说明
[0023]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0024]图1示出用于三相直流无刷电机的驱动电路的示意性电路图。
[0025]图2示出根据现有技术的功率器件的示意性截面图。
[0026]图3示出根据本专利技术第一实施例的沟槽型功率器件的示意性截面图。
[0027]图4a至图4g示出根据本专利技术第二实施例的沟槽型功率器件制造方法不同阶段的示意性截面图。
具体实施方式
[0028]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0029]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
[0030]如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
[0031]下面结合本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型功率器件，包括：半导体衬底；位于所述半导体衬底上的漂移区；位于所述漂移区中的第一沟槽和第二沟槽；位于所述第一沟槽中的栅叠层；以及位于所述第二沟槽侧壁上的肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。2.根据权利要求1所述的沟槽型功率器件，还包括：位于所述漂移区中的阱区；以及位于所述阱区中的源区，其中，所述第一沟槽和所述第二沟槽分别贯穿所述源区和所述阱区，延伸至所述漂移区中的预定深度。3.根据权利要求2所述的沟槽型功率器件，其中，所述半导体衬底、所述漂移区、所述源区的掺杂类型为N型，所述阱区的掺杂类型为P型，所述半导体衬底作为功率晶体管的漏区。4.根据权利要求2所述的沟槽型功率器件，其中，所述肖特基金属位于所述第二沟槽的侧壁下部且与所述漂移区接触，所述肖特基金属的顶端位于所述源区和所述漂移区之间。5.根据权利要求4所述的沟槽型功率器件，还包括：第一接触层，位于所述第二沟槽的侧壁上部且与所述源区接触。6.根据权利要求2所述的沟槽型功率器件，还包括：P型掺杂区，位于所述第二沟槽的底部下方；以及第二接触层，位于所述第二沟槽的底部表面上。7.根据权利要求2所述的沟槽型功率器件，还包括：导电通道，填充所述第二沟槽，用于提供所述源区和所述肖特基金属的电连接路径。8.一种沟槽型功率器件的制造方法，包括：在半导体衬底上形成漂移区；在所述漂移区中形成第一沟槽和第二沟槽；在所述第一沟槽中形成栅叠层；以及在所述第二沟槽侧壁上形成肖特基金属，其中，所述肖特基金属与所述漂移区形成肖特基势垒二极管。9.根据权利要求8所述的制造方法，还包括：在所述漂移区中...

【专利技术属性】
技术研发人员：杨啸，陈辉，王加坤，
申请(专利权)人：杭州芯迈半导体技术有限公司，
类型：发明
国别省市：