一种存内计算单元制造技术

本发明专利技术涉及一种存内计算单元。该单元包括：输入模块、存储模块以及计算模块；所述输入模块的输入分别与无符号的输入数据以及输入符号位连接，所述输入模块的输出分别与读字线RWL+以及读字线RWL

【技术实现步骤摘要】
一种存内计算单元


[0001]本专利技术涉及存内计算领域，特别是涉及一种存内计算单元。

技术介绍

[0002]现有的存内计算单元结构中，大部分为不区分正负且采用相同字线和位线的结构。且原本的结构精度较差，且易产生干扰，不便于修复权重数据。
[0003]因此，亟需一种能够实现输入数据正负分离以及便于修复权重数据的存内计算单元。

技术实现思路

[0004]本专利技术的目的是提供一种存内计算单元，能够实现输入数据正负分离以及便于修复权重数据。
[0005]为实现上述目的，本专利技术提供了如下方案：一种存内计算单元，包括：输入模块、存储模块以及计算模块；所述输入模块的输入分别与无符号的输入数据以及输入符号位连接，所述输入模块的输出分别与读字线RWL+以及读字线RWL
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连接；所述输入模块用于根据无符号的输入数据以及输入符号位，通过布尔逻辑运算，进行电路的正负输入分离；所述计算单元分别与所述输入模块、所述存储模块以及读位线RBL+和读位线RBL
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连接；所述计算单元用于进行乘法运算；所述存储模块用于存储权重数据。
[0006]可选地，所述输入模块包括：与门A1、与门A2以及反相器I1；所述与门A1的输入与无符号的输入数据以及输入符号位连接，所述与门A1的输出与读字线RWL+连接；所述与门A2的两个输入分别与无符号的输入数据以及所述反相器I1的输出连接，所述与门A2的输出与读字线RWL
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连接；所述反相器I1的输入与输入符号位连接。r/>[0007]可选地，所述存储模块包括：两个SRAM 6T存储单元。
[0008]可选地，所述计算模块包括：管N1、管N2、管N3以及管N4；所述管N1的栅极与读字线RWL+连接，所述管N1的漏极与所述管N2的漏极连接，所述管N1的源极与读位线RBL+连接；所述管N2的栅极与一所述SRAM 6T存储单元的Q端连接，所述管N2的源极与地线VSS连接；所述管N3的栅极与读字线RWL
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连接，所述管N3的漏极与所述管N4的漏极连接，所述管N3的源极与读位线RBL
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连接；所述管N4的栅极与另一所述SRAM 6T存储单元的Q端连接，所述管N4的源极与地线VSS连接。
[0009]可选地，所述管N1、管N2、管N3以及管N4均为NMOS管。
[0010]可选地，所述存内计算单元包括：存储模式和计算模式。
[0011]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：
本专利技术所提供的一种存内计算单元，根据无符号的输入数据IN[i]以及输入符号位SIGNED，通过布尔逻辑运算，进行电路的正负输入分离；分裂式的字线和分裂式的位线使数据的精度更高，在大规模集成使可以实现更多比特位输出精度；权重的存储和点积计算采用不同的字线和位线，使两者互相不产生干扰，同时便于修改权重数据。
附图说明
[0012]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0013]图1为本专利技术所提供的一种存内计算单元结构示意图。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0015]本专利技术的目的是提供一种存内计算单元，能够实现输入数据IN[i]正负分离以及便于修复权重数据。
[0016]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0017]图1为本专利技术所提供的一种存内计算单元结构示意图，如图1所示，本专利技术所提供的一种存内计算单元，包括：输入模块、存储模块以及计算模块；所述输入模块的输入分别与无符号的输入数据IN[i]以及输入符号位SIGNED连接，所述输入模块的输出分别与读字线RWL+以及读字线RWL
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连接；所述输入模块用于根据无符号的输入数据IN[i]以及输入符号位SIGNED，通过布尔逻辑运算，进行电路的正负输入分离；所述计算单元分别与所述输入模块、所述存储模块以及读位线RBL+和读位线RBL
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连接；所述计算单元用于进行乘法运算；所述存储模块用于存储权重数据。
[0018]所述输入模块包括：与门A1、与门A2以及反相器I1；所述与门A1的输入与无符号的输入数据IN[i]以及输入符号位SIGNED连接，所述与门A1的输出与读字线RWL+连接；所述与门A2的两个输入分别与无符号的输入数据IN[i]以及所述反相器I1的输出连接，所述与门A2的输出与读字线RWL
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连接；所述反相器I1的输入与输入符号位SIGNED连接。
[0019]所述存储模块包括：两个SRAM 6T存储单元。
[0020]所述计算模块包括：管N1、管N2、管N3以及管N4；所述管N1、管N2、管N3以及管N4均为NMOS管。
[0021]所述管N1的栅极与读字线RWL+连接，所述管N1的漏极与所述管N2的漏极连接，所述管N1的源极与读位线RBL+连接；所述管N2的栅极与一所述SRAM 6T存储单元的Q端连接，所述管N2的源极与地线VSS连接；所述管N3的栅极与读字线RWL
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连接，所述管N3的漏极与所述管N4的漏极连接，所述管N3的源极与读位线RBL
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连接；所述管N4的栅极与另一所述SRAM 6T存储单元的Q端连接，所述管N4的源极与地线VSS连接。
[0022]所述存内计算单元包括：存储模式和计算模式。
[0023]操作过程：存储模式：存储模式由基本的SRAM 6T存储单元完成，其余模块均处于关闭状态。此时输入数据存储在BL和BLB上，当WL信号使能，输入通过NMOS传输到SRAM内部进行锁存，完成存储操作。
[0024]计算模式：首先通过存储模式将权重存储到SRAM中，并对RBL+和RBL
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进行预充电，使其预充电到高电位VDD。当输入到来后，将去掉符号位的输入和自身的符号位通过与门进行布尔逻辑运算，使正负输入分别进入到两条不同的位线上。为使得RWL+得到正数输入，RWL
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得到负数输入，表1为RWL+的输出真值表，实现了RWL+ = SIGNED*IN[i]的逻辑，表2为RWL
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的输出真值表，实现的RWL
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=的逻辑。
[0025]表1表2当输入完成正负分离，会使得RWL+或RWL
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中的一个字线开启，从而通过管N1、管N2或本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内计算单元，其特征在于，包括：输入模块、存储模块以及计算模块；所述输入模块的输入分别与无符号的输入数据以及输入符号位连接，所述输入模块的输出分别与读字线RWL+以及读字线RWL
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连接；所述输入模块用于根据无符号的输入数据以及输入符号位，通过布尔逻辑运算，进行电路的正负输入分离；所述计算单元分别与所述输入模块、所述存储模块以及读位线RBL+和读位线RBL
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连接；所述计算单元用于进行乘法运算；所述存储模块用于存储权重数据。2.根据权利要求1所述的一种存内计算单元，其特征在于，所述输入模块包括：与门A1、与门A2以及反相器I1；所述与门A1的输入与无符号的输入数据以及输入符号位连接，所述与门A1的输出与读字线RWL+连接；所述与门A2的两个输入分别与无符号的输入数据以及所述反相器I1的输出连接，所述与门A2的输出与读字线RWL
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连接；所述反相器I1的输入与输入符号位连接。3.根据权利要求1所述的一种存内...

【专利技术属性】
技术研发人员：乔树山，曹景楠，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：