非易失性存储器及其数据读取方法以及存储系统技术方案

本申请公开了非易失性存储器及数据读取方法以及存储系统，存储器包括存储单元和字线，同一行的存储单元连接于同一条字线，所述方法包括依次进行的预导通阶段和读取阶段。在预导通阶段中将与选定存储单元字线相邻的字线的电压升高至第一电平；在读取阶段中将选定存储单元字线的电压升高至初始读取电平，并将相邻字线的电压升高至第二电平。所述方法包括至少一次按照存储单元的低编程态、中编程态和高编程态进行读取的读取操作，初始读取电平为用于读取低编程态和中编程态中的任一个的读取电平，第一电平大于用于读取高编程态的读取电平。本方法可减缓字线间影响数据读取可靠性的耦合作用、减轻数据读取中与电势差相关的读取干扰，压缩读取时段。压缩读取时段。压缩读取时段。

【技术实现步骤摘要】
非易失性存储器及其数据读取方法以及存储系统


[0001]本申请涉及半导体
，更具体地，涉及一种非易失性存储器、一种非易失性存储器的数据读取方法以及一种存储系统。

技术介绍

[0002]在非易失性存储器的读取过程中，通常需要将选定存储单元串中的选定存储单元所在存储行以外的字线电压升高至导通电平，并将选定存储单元字线的电压升高至读取电平，以使选定存储单元串的沟道导通，从而实现对选定存储单元内的信息进行读取。
[0003]然而，随着对非易失性存储器的存储密度提升的需求，诸如三维存储器等非易失性存储器的堆叠层数在不断增加，其结构中沟道的长度在纵向方向也在不断增加，此外，存储单元的栅极层间距也在不断缩减，以期具有更高的存储密度。因而，非易失性存储器的存储密度的提升导致了更多的数据读取问题。
[0004]因此，如何实现高效的非易失性存储器的数据读取是本领域技术人员亟待解决的问题。

技术实现思路

[0005]为了解决或部分解决相关技术中存在的上述问题或其他问题，提出了本申请下文中将要进一步描述的各个实施方式。
[0006]本申请的一方面提供了一种非易失性存储器的数据读取方法，所述方法包括依次进行的预导通阶段和读取阶段，所述存储器包括存储单元和字线，其中同一行的存储单元连接于同一条字线，所述方法包括：在所述预导通阶段中，将与选定存储单元字线相邻的相邻字线的电压升高至第一电平；以及在所述读取阶段中，将所述选定存储单元字线的电压升高至其初始读取电平，并将所述相邻字线的电压升高至第二电平，其中，所述方法包括至少一次、按照所述存储单元的低编程态、中编程态以及高编程态进行读取的读取操作；所述初始读取电平为用于读取所述低编程态和所述中编程态中的任一个的读取电平；以及所述第一电平大于用于读取所述高编程态的读取电平。
[0007]根据本申请的一个实施方式，所述存储器包括存储单元串、共源端和位线，其中所述存储单元串包括串联连接的底部选择栅晶体管、所述存储单元和顶部选择栅晶体管，所述位线连接所述顶部选择栅晶体管，所述共源端连接所述底部选择栅晶体管，所述方法还包括：在所述预导通阶段中，将所述位线和所述共源端中的至少之一的电压升高至预充电平。
[0008]根据本申请的一个实施方式，在所述位线和所述共源端中的至少之一的电压升高至所述预充电平期间，将所述相邻字线的电压升高至所述第一电平。
[0009]根据本申请的一个实施方式，所述字线包括所述选定存储单元字线和未选定存储单元字线，所述未选定存储单元字线包括所述相邻字线和其他存储单元字线，所述方法还包括：在所述相邻字线的电压升高至所述第一电平期间，将所述其他存储单元字线的电压
升高至通过电平，其中，所述通过电平大于用于读取所述高编程态的读取电平。
[0010]根据本申请的一个实施方式，所述第一电平大于或等于所述通过电平。
[0011]根据本申请的一个实施方式，将所述相邻字线的电压升高至第二电平包括：在所述预导通阶段中，将所述相邻字线的电压连续升高至所述第一电平后，并将其保持为所述第一电平；以及在所述读取阶段中，将所述相邻字线的电压从所述第一电平连续升高至所述第二电平。
[0012]根据本申请的一个实施方式，将所述相邻字线的电压升高至第二电平包括：将所述相邻字线的电压以第一斜率升高至所述第一电平；以及将所述相邻字线的电压以第二斜率从所述第一电平升高至所述第二电平，其中，所述第一斜率大于所述第二斜率。
[0013]根据本申请的一个实施方式，所述相邻字线包括位于所述选定存储单元字线的两侧中的任一侧，并与所述选定存储单元字线相邻的一条或多条字线，其中，所述相邻字线的条数小于或等于5。
[0014]根据本申请的一个实施方式，所述存储单元为浮栅晶体管或电荷俘获晶体管，并且所述存储单元为单级单元类型、多级单元类型、三级单元类型、四级单元类型以及五级单元类型中的任意一种。
[0015]本申请的另一方面提供了一种非易失性存储器，所述非易失性存储器包括：存储单元阵列，包括存储单元和字线，其中同一行的存储单元连接于同一条字线；以及控制电路，其与所述存储单元阵列耦接，并被配置为：对所述存储单元阵列中的选定存储单元进行如本申请一方面提供的非易失性存储器的数据读取方法中任一项所述的、数据读取操作。
[0016]根据本申请的一个实施方式，所述存储单元阵列为三维NAND存储单元阵列，所述非易失性存储器为三维NAND存储器。
[0017]本申请的又一方面提供了一种存储系统，所述存储系统包括：至少一个处理器；以及与所述至少一个处理器通信连接的非易失性存储器，其中，所述非易失性存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如本申请一方面提供的非易失性存储器的数据读取方法中任一项所述的、数据读取操作。根据本申请至少一个实施方式提供的非易失性存储器及其数据读取方法以及存储系统，在确保施加在相邻字线上用于导通选定存储单元串的沟道的导通电平具有相对较高的压值，以减缓字线间影响数据读取可靠性的耦合作用的同时，将上述相邻字线上的导通电平分阶段形成，从而减轻数据读取中与电势差相关的读取干扰，并可压缩对非易失性存储器的缩读取时段。
[0018]此外，在本申请至少一个实施方式中，在形成待读取的选定字线上的初始读取电平期间，通过相邻字线上的电压斜坡可在选定字线上生成耦合电压，从而加快选定字线上的电压变化，并减少达到初始读取电平所需的时间，压缩对非易失性存储器的读取时段。
[0019]在本申请至少一个实施方式中，在预导通阶段中，将非易失性存储器的位线和共源端中的至少之一的电压升高至预充电平，可增加非选定存储串的沟道电势，使沟道电势等于预充电平，从而减少了非选定存储单元的沟道电势和其在读取阶段的导通电平(可理解为第二电平)之间的电势差，从而降低了数据读取过程中的读干扰。
[0020]进一步地，仅单一通过将非易失性存储器的位线和共源端中的至少之一的电压升高至预充电平，增加非选定存储串的沟道电势的方式，可能会存在沟道电势预充压不充分
的情况。因而，根据本申请至少一个实施方式提供的数据读取方法，在将位线和共源端中的至少之一的电压升高至预充电平期间，仅将相邻字线的电压升高至第一电平，因而可减缓施加在相邻字线上的电压(可理解为第一电平)与沟道电势之间的电势差，从而降低由电势差引起的读干扰，同时，还可减少对非选定存储串的沟道电势预充压的时间，压缩对非易失性存储器的读取时段。
附图说明
[0021]通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
[0022]图1示出了根据本申请一个实施方式的、非易失性存储器的框图；
[0023]图2示出了根据本申请一个实施方式的、非易失性存储器的电路图；
[0024]图3示出了根据本申请一个实施方式的、TLC类型的存储单元的8个状态的阈值电压分布；
...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器的数据读取方法，其特征在于，所述方法包括依次进行的预导通阶段和读取阶段，所述存储器包括存储单元和字线，其中同一行的存储单元连接于同一条字线，所述方法包括：在所述预导通阶段中，将与选定存储单元字线相邻的相邻字线的电压升高至第一电平；以及在所述读取阶段中，将所述选定存储单元字线的电压升高至其初始读取电平，并将所述相邻字线的电压升高至第二电平，其中，所述方法包括至少一次、按照所述存储单元的低编程态、中编程态以及高编程态进行读取的读取操作；所述初始读取电平为用于读取所述低编程态和所述中编程态中的任一个的读取电平；以及所述第一电平大于用于读取所述高编程态的读取电平。2.根据权利要求1所述的方法，其特征在于，所述存储器包括存储单元串、共源端和位线，其中所述存储单元串包括串联连接的底部选择栅晶体管、所述存储单元和顶部选择栅晶体管，所述位线连接所述顶部选择栅晶体管，所述共源端连接所述底部选择栅晶体管，所述方法还包括：在所述预导通阶段中，将所述位线和所述共源端中的至少之一的电压升高至预充电平。3.根据权利要求2所述的方法，其特征在于，在所述位线和所述共源端中的至少之一的电压升高至所述预充电平期间，将所述相邻字线的电压升高至所述第一电平。4.根据权利要求1至3中任一项所述的方法，其特征在于，所述字线包括所述选定存储单元字线和未选定存储单元字线，所述未选定存储单元字线包括所述相邻字线和其他存储单元字线，所述方法还包括：在所述相邻字线的电压升高至所述第一电平期间，将所述其他存储单元字线的电压升高至通过电平，其中，所述通过电平大于用于读取所述高编程态的读取电平。5.根据权利要求4所述的方法，其特征在于，所述第一电平大于或等于所述通过电平。6.根据权利要求1至3中任一项所述的方法，其特征在于，在所述预导通阶段中，...

【专利技术属性】
技术研发人员：贾建权，刘红涛，靳磊，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：