一种新型的全位线读出电路及其控制信号输出波形的方法技术

本发明专利技术公开了一种新型的全位线读出电路及控制信号输出波形的方法，其技术方案要点是：包括电源vdd，所述电源vdd的一端电性连接有MOS管MP0，所述MOS管MP0的一引脚上电性连接有MOS管MN1，所述MOS管MN1的一引脚的一侧电性连接有Ctdc电容，所述MOS管MN1的一引脚另一侧电性连接有MOS管MN2，所述MOS管MN2的一引脚上电性连接有Ctc电容；利用装置解决了现有技术在电源电压在编程与读取之间的变化、温度变化、电源抖动方面的问题，可以在几乎不增加面积的基础上有效提高全位线读出的精度。积的基础上有效提高全位线读出的精度。积的基础上有效提高全位线读出的精度。

【技术实现步骤摘要】
一种新型的全位线读出电路及其控制信号输出波形的方法


[0001]本专利技术涉及全位线读出电路领域，特别涉及一种新型的全位线读出电路及其控制信号输出波形的方法。

技术介绍

[0002]SPINANDFlash数据cachesensor需要支持电源电压范围：1.8V或3.3V电源，温度：
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40C
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105C；对于1.8V电源电压的情况，电源电压变化范围为1.7V
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1.95V，数据cachesensor端的电压Vdd范围可能会为1.6V
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1.95V；
[0003]当编程时与读取时电源电压不同、或温度不同、或编程或读取期间电源电压有抖动，都会影响sensing的精度。
[0004]现有的技术一：如图1和图2；
[0005]T1阶段打开Flashcell的字线(WL)与位线(BL)，建立BL电压以及sensortc电容的起始电压，cell电流Icell从电源vdd流过MP0，MP1，MN2，MN0，流入cell，T1结束时，BL电压稳定为vblclamp
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Vt，tc电压为vdd，vblclamp2＝vblclamp+0.2V，vtciso＝vblclamp2+0.2V，MN1为关断；
[0006]T2阶段关闭MP1，Icell由tccap提供，经过T2的时间，tccap将被Icell放电，T2结束时关闭MN2，此时tccap电压Vtc＝vdd
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Icell*T2；
[0007]T3阶段打开MN4，如果cell为编程状态，Icell很小，tc电压高于MN3的Vt，MN3打开，“0”被cache读出；如果cell为擦除状态，Icell较大，tc电压低于MN3的Vt，MN3保持关闭，“1”被cache读出。
[0008]当T2阶段Icell很大，tc电压被很快放掉，tdc节点电压下降，MN1打开，将tdc节点钳位在vblclamp2
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Vt，从而保持BL电压不变，避免相邻BL之间coupling产生的噪声电流影响sensing；
[0009]该技术主要问题：该技术cache数据翻转电流Itrip＝(Vdd
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Vt_MN3)/T2.1)编程与读取时Vdd电压不同会影响Itrip；2)温度变化会影响MN3管子的Vt，从而影响Itrip。即使采用下页提到的PMOS和NMOS同时打开的技术可以减小Vt随温度变化的影响，但由于tc节点电压与cell电流为1比1线性关系，此影响依然不可忽略。
[0010]现有技术二：参考图3、图4和图5；
[0011]相比较前页的技术，该技术将cachesensing端的NMOSMN3和MN4换成了PMOSMP2和MP3，cache数据翻转电流Itrip＝Vt_MP2/T2.从而避免了Vdd的变化对数据翻转的影响，但不同温度下MP2管子的Vt变化仍然会影响Itrip；
[0012]此外如果T3阶段的Vdd与T1阶段的Vdd不同(电源抖动)，Vdd的变化便仍然会影响到Itrip；
[0013]对于MP2管Vt变化的影响，采用如右下图的cachelatch结构，T3阶段MP2、MP3与cachelatch的NMOS同时打开，通过使PMOS强度大于NMOS使latch翻转，从而可以减小MP2管Vt变化的影响，但对于Vdd最小值1.6V的情况，由于PMOS的Vt一般比NMOS的Vt绝对值更高，
假设为1V，如果要打开MP2管，tc节点电压至少要低至0.6V，而NMOS的Vt要高于0.7V，这样便无法做到PMOS和NMOS同时打开，从而无法实现上述减小MP2Vt影响的技术。

技术实现思路

[0014]针对
技术介绍
中提到的问题，本专利技术的目的是提供一种新型的全位线读出电路及其控制信号输出波形的方法，以解决
技术介绍
中提到的问题。
[0015]本专利技术的上述技术目的是通过以下技术方案得以实现的：
[0016]一种新型的全位线读出电路，包括电源vdd，所述电源vdd的一端电性连接有MOS管MP0或MN1和MP1上，所述MOS管MP0的一引脚上电性连接有MOS管MN1，所述MOS管MN1的一引脚的一侧电性连接有Ctdc电容，所述MOS管MN1的一引脚另一侧电性连接有MOS管MN2，所述MOS管MN2的一引脚上电性连接有Ctc电容，所述Ctdc电容及Ctc电容为电容器件或寄生电容。
[0017]通过采用上述技术方案，本专利技术将设有Ctdc电容，在tc节点放置Ctc电容，大小为Ctdc的10％，在T2阶段之后增加T2
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1阶段；T2阶段cell电流对Ctdc电容进行放电，T2
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1阶段再将tdc节点的电压通过MN2管sense到tc节点；T3阶段与现有技术一样将tc节点电压通过MN3sense到cachelatch；解决了现有技术在电源电压在编程与读取之间的变化、温度变化、电源抖动方面的问题，可以在几乎不增加面积的基础上有效提高全位线读出sensing的精度。
[0018]优选的，所述Ctdc电容的一侧并联连接有MOS管MN0，所述Ctdc电容的一端电性接地。
[0019]通过采用上述技术方案，vtciso电压为vtciso_ini(regulator生成)设定Ctdc电容放电的起始电压，因为Ctdc放电的下限被vblclamp2
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Vt限制，因此Vtciso_ini电压应尽可能高以增加Ctdc放电的裕量。
[0020]优选的，所述MOS管MN0的一引脚通过位线BL电性连接有cell元件或高压隔离MOS，所述cell元件上电性连接有字线WL，所述cell元件的一端电性接地。
[0021]通过采用上述技术方案，T2
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1阶段关掉MN0，这样cell电流转换成tdc的电压信号被保存在tdc节点。若此电压高于Vtciso_sen
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Vt，tc节点电压将保持Vdd；若此电压低于Vtciso_sen
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Vt，tc节点将与tdc节点chargesharing，因Ctc电容远小于Ctdc，所以tc节点电压将降至接近tdc节点电压。
[0022]优选的，所述Ctc电容上并联连接有MOS管MN3，所述Ctc电容的一端电性接地，所述MOS管MN3的一引脚电性接地，所述MOS管MN3另一引脚电性连接有MOS管MN4或Cache缓存器。
[0023]通过采用上述技术方案，T3阶段打开MOS管MN4，如果cell元件为编程状态，Icell很小，tc电压高于MN3的Vt，MN3打开，“0”被cache读出；如果cell为擦除状态，Icell较大，tc电压低于MN3的Vt，MN3保持关闭，“1”被cache读出。
[0024]优选的，所述MOS管MN4的一引脚上电性连接有cache缓存器。
[0025]通过采用上述技术方案，cache缓存器的设定可以实现本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种新型的全位线读出电路，包括电源vdd，其特征在于：所述电源vdd的一端电性连接有MOS管MP0或MN1和MP1上，所述MOS管MP0的一引脚上电性连接有MOS管MN1，所述MOS管MN1的一引脚的一侧电性连接有Ctdc电容，所述MOS管MN1的一引脚另一侧电性连接有MOS管MN2，所述MOS管MN2的一引脚上电性连接有Ctc电容，所述Ctdc电容及Ctc电容为电容器件或寄生电容。2.根据权利要求1所述的一种新型的全位线读出电路，其特征在于：所述Ctdc电容的一侧并联连接有MOS管MN0，所述Ctdc电容的一端电性接地。3.根据权利要求2所述的一种新型的全位线读出电路，其特征在于：所述MOS管MN0的一引脚通过位线BL电性连接有cell元件或高压隔离MOS，所述cell元件上电性连接有字线WL，所述cell元件的一端电性接地。4.根据权利要求1所述的一种新型的全位线读出电路，其特征在于：所述Ctc电容上并联连接有MOS管MN3，所述Ctc电容的一端电性接地。5.根据权利要求4所述的一种新型的全位线读出电路，其特征在于：所述MOS管MN3的一引脚电性接地，所述MOS管MN3另一引脚电性连接有MOS管MN4或Cache缓存器。6.根据权利要求5所述的一种新型的全位线读出电路，其特征在于：所述MOS管MN4的一引脚上电性连接有cache缓存器。7.根据权利要求1所述的一种新型的全位线读出电路，其特征在于：所述MOS管MP0和所述MOS管MN1之间电性连接有MOS管MP1。8.根据权利要求7所述的一种新型的全位线读出电路，其特征在于：所述MOS管MP1的另一引脚与所述Ctc电容并联连接。9.一种新型的全位线...

【专利技术属性】
技术研发人员：孙蕊善，谢小英，
申请(专利权)人：至讯创新科技无锡有限公司，
类型：发明
国别省市：