基于外接焊盘的芯片多状态识别电路及方法技术

本发明专利技术涉及一种基于外接焊盘的芯片多状态识别电路及方法。其包括与同一外接焊盘电连接的状态识别第一电路以及状态识别第二电路，状态识别第一电路基于所识别的电压加载状态生成电平状态识别信息，其中，所生成的电平状态识别信息包括高电平、低电平或浮空；状态识别第二电路基于所识别的电压加载状态生成测试模式识别信息，其中，所生成的测试模式识别信息包括进入测试模式或非测试模式；基于电平状态识别信息以及测试模式识别信息，生成外接焊盘所在芯片的芯片状态识别信息。本发明专利技术基于一个外接焊盘满足芯片的多状态识别，提高状态识别的效率与范围，降低芯片设计成本，提高浮空检测的鲁棒性。空检测的鲁棒性。空检测的鲁棒性。

【技术实现步骤摘要】
基于外接焊盘的芯片多状态识别电路及方法


[0001]本专利技术涉及一种多状态识别电路及方法，尤其是一种基于外接焊盘的芯片多状态识别电路及方法。

技术介绍

[0002]在集成电路产品开发过程中，有时需要通过bonding pad（外接焊盘）来区分不同的产品功能和型号，或者进入测试模式，从而实现利用同一片wafer（晶圆）的外接焊盘实现不同的功能选择，或者进入测试模式。
[0003]目前，芯片在设计时，一般通过将bonding pad连接到电源VCC或VSS来实现两种模式的识别，当bonding pad连接到电源VCC或VSS时，通过逻辑电路对所述外接焊盘上所连接状态的识别，可以直接将信息传递给下级电路，但只能实现2种执行模式的识别。通过此设计方法，如果需要执行4种模式识别时，一般至少需要利用2个bonding pad，此时，会浪费芯片资源，增加了芯片设计成本。
[0004]此外，芯片设计时，还存在另一种设计方式：即将bonding pad浮空，芯片通过给所述bonding pad施加小电流的方式进行浮空检测，此时，可利用同一bon本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于外接焊盘的芯片多状态识别电路，其特征是，包括与同一外接焊盘电连接的状态识别第一电路以及状态识别第二电路，状态识别第一电路、状态识别第二电路用于对所连接外接焊盘的电压加载状态分别识别，其中，状态识别第一电路基于所识别的电压加载状态生成电平状态识别信息，其中，所生成的电平状态识别信息包括高电平、低电平或浮空；状态识别第二电路基于所识别的电压加载状态生成测试模式识别信息，其中，所生成的测试模式识别信息包括进入测试模式或非测试模式；测试模式识别信息为进入测试模式时，外接焊盘的电压加载状态为测试模式电压，所述测试模式电压包括一高于电源VCC的电压和/或低于电源VSS的电压；基于电平状态识别信息以及测试模式识别信息，生成外接焊盘所在芯片的芯片状态识别信息。2.根据权利要求1所述基于外接焊盘的芯片多状态识别电路，其特征是：还包括状态识别控制信号生成电路，其中，状态识别控制信号生成电路同时生成使能信号mds_check_en、电平检测信号mds_check_data以及状态锁存信号mds_check_clk，基于状态识别控制信号生成电路生成的使能信号mds_check_en、电平检测信号mds_check_data以及状态锁存信号mds_check_clk，状态识别第一电路对所连接外接焊盘的电平加载状态识别与锁存，以在锁存后生成电平状态识别信息；基于状态识别控制信号生成电路生成的使能信号mds_check_en，状态识别第二电路对所连接外接焊盘的电压加载状态识别，以生成测试模式识别信息。3.根据权利要求2所述基于外接焊盘的芯片多状态识别电路，其特征是：状态识别第一电路包括三态门电路以及状态识别锁存电路，其中，基于使能信号mds_check_en、电平检测信号mds_check_data使得三态门电路对所连接焊盘进行电平调控，对外接焊盘的电平调控包括拉低调控、拉高调控和/或高阻态调控；基于使能信号mds_check_en、电平检测信号mds_check_data以及状态锁存信号mds_check_clk，状态识别锁存电路对所连接外接焊盘经电平调控后的电平状态锁存，以在锁存后生成电平状态识别信息。4.根据权利要求3所述基于外接焊盘的芯片多状态识别电路，其特征是：使能信号mds_check_en、电平检测信号mds_check_data以及状态锁存信号mds_check_clk均为高电平状态有效，其中，对外接焊盘的电压加载状态检测时，使能信号mds_check_en以及电平检测信号mds_check_data有且仅有一个有效电平状态；在时序上，先生成使能信号mds_check_en的上升沿，再生成电平检测信号mds_check_data的上升沿，且生成使能信号mds_check_en的下降沿时，电平检测信号mds_check_data的下降沿同时生成；对状态锁存信号mds_check_clk，在使能信号mds_check_en的上升沿与电平检测信号mds_check_data上升沿之间、以及电平检测信号mds_check_data的有效电平范围内，均包括一有效的锁存控制信号。5.根据权利要求4所述基于外接焊盘的芯片多状态识别电路，其特征是：基于使能信号
mds_check_en、电平检测信号mds_check_data，配置所述三态门电路对外接焊盘依次进行拉低调控、拉高调控以及高阻态调控，其中，所述三态门电路包括用于接收电平检测信号mds_check_data的反相器INV1、用于接收使能信号mds_check_en的反相器INV2以及与门AND1，其中，反相器INV1的输出端、反相器INV2的输出端与或门OR2的输入端适配连接，OR2的输出端与PMOS管PM1的栅极端连接，PMOS管PM1的源极端以及PMOS管PM1的衬底均接电源VCC，反相器INV1的输出端还连接与门AND1的输入端，与门AND1的输出端与NMOS管NM1的栅极端连接，NMOS管NM1的源基地接地，NMOS管NM1的漏极端与PMOS管PM1的漏极端以及电阻R2的一端连接，电阻R2的另一端与外接焊盘以及状态识别锁存电路适配连接。6.根据权利要求4所述基于外接焊盘的芯片多状态识别电路，其特征是：所述状态识别锁存电路包括与非门NAND1，其中，与非门NAND1的一输入端与外接焊盘以及三态门电路的电平调控端连接，与非门NAND1的另一输入端接使能信号mds_check_en，与非门NAND1的输出端经反相器INV3分别与D触发器DC1的D端以及D触发器DC2的D端连接；D触发器DC1的clk端、D触发器DC2的clk与时钟信号产生电路连接，时钟信号电路产生两相互补的时钟clk0以及时钟clk1；外接焊盘经拉低调控后的电平状态，在时钟clk0的作用下锁存在D触发器DC2内；外接焊盘经拉高调控后的电平状态，在时钟clk1的作用下所存在D触发器DC1内；基于D触发器DC1锁存的电平状态以及D触发器DC2锁存的电平状态，生成电平状态识别信息。7.根据权利要求6所述基于外接焊盘的芯片多状态识别电路，其特征是：所述时钟信号产生电路包括与门AND2、反相器INV4以及与门AND3，其中，与门AND2的一输入端端接收状态锁存信号mds_check_clk，与门AND2的另一输入端接收电平检测信号mds_check_data，与门AND2的输出端产生时钟clk1；反相器IN...

【专利技术属性】
技术研发人员：汤强，
申请(专利权)人：至讯创新科技无锡有限公司，
类型：发明
国别省市：