使用基底触发硅控整流器的静电放电防护电路制造技术

一种使用基体触发硅控整流器的静电放电防护电路，电连接于一输入／输出缓冲垫、一内部电路、一Ｖ＃－［ＳＳ］电源接脚以及一Ｖ＃－［ＤＤ］电源接脚，该ＥＳＤ防护电路包含有：一第一ＥＳＤ侦测电路，电连接于该Ｉ／Ｏ缓冲垫与该Ｖ＃－［ＳＳ］电源接脚之间；一Ｐ型基底触发硅控整流器（Ｐ－ＳＴＳＣＲ），包含有—第一横向ＳＣＲ以及一Ｐ型触发点，其阳极与阴极分别电连接至该Ｉ／Ｏ缓冲垫以及该Ｖ＃－［ＳＳ］电源接脚；—第二ＥＳＤ侦测电路，电连接于该Ｉ／Ｏ缓冲垫与该ＶＤＤ电源接脚之间；以及—Ｎ型基底触发硅控整流器（Ｎ－ＳＴＳＣＲ），包含有—第二横向ＳＣＲ以及一Ｎ型触发点，其阴极与阳极分别电连接于该Ｉ／Ｏ缓冲垫以及该Ｖ＃－［ＤＤ］电源接脚；本发明专利技术可有效提升在深次微米ＣＭＯＳ制程中集成电路产品的ＥＳＤ耐压能力，同时又可以节省总布局面积。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种静电放电防护电路(electrostatic dischargeprotection circuit)以及电源线ESD箝制电路(power-rail ESD clampcircuits)，特别是一种利用基体触发硅控整流器来排放静电放电的瞬间高电流的使用基体触发硅控整流器的静电放电防护电路。然而在次微米(submicron)的CMOS技术中，SCR元件通常具有一较高触发(trigger)电压(约为30至50伏特)，由于此触发电压已大于输入级(input stage)的栅极氧化层(gate-oxide)的崩溃电压(breakdownvoltage，约为15至20伏特)，因此SCR元件常必须要配合一二级(secondary)防护电路，以达到全面性的ESD防护作用。一种应用于ESD防护电路中的横向硅控整流器(LSCR)，已揭露于美国专利案号第4,896,243号、第5,012,317号以及第5,336,908号中。请参照附图说明图1，图1为习知一LSCR元件13应用于一输入ESD防护电路10的示意图。如图1所示，ESD防护电路10包含有一输入垫11、一内部电路12与电连接两者的LSCR元件13电连接。LSCR元件13包含有一P+扩散区域14、一N井15、一P型基底16与一N+扩散区域17。LSCR元件13利用一位于N井15与P型基底16之间的接面崩溃机构(junctionbreakdown mechanism)而被开启。在一个典型0.35微米的CMOS制程中，由于LSCR元件13具有一约为35伏特的高触发电压，大于次微米CMOS集成电路中输入级的栅极氧化层崩溃电压，因此LSCR元件13必须配合一二级防护电路20，以对输入级达到全面性的ESD防护作用。其中二级防护电路20包含有一串联电阻21与一栅极接地的NMOS 22。为了要降低LSCR的触发电压，因此一改良型LSCR(modified LSCR，MLSCR)已被提出并应用于ESD防护电路中，此MLSCR已揭露于美国专利案号第4,939,616号、第5,343,053号与第5,430,595号中。请参照图2，图2为习知一MLSCR元件33应用于一输入ESD防护电路30的示意图。如图2所示，ESD防护电路30包含有一输入垫31、一内部电路32以及一电连接两者的MLSCR元件33电连接。而MLSCR元件33包含有一P+扩散区域34、一N井35、一P型基底36、一N+扩散区域37与一横跨N井35与P型基底36的N+扩散区域38。MLSCR元件33结构是利用一位于N+扩散区域38与P型基底36之间的接面崩溃机构而被开启。由于在MLSCR元件33结构中，N+扩散区域38与P型基底36的接合面崩溃电压会小于LSCR元件13中的N井15与P型基底16的接合面崩溃电压，故与LSCR元件13相较，MLSCR元件33具有较低的触发电压(trigger voltage)。由于为了要提供输入电路的栅极更加安全的ESD防护，MLSCR元件33仍必需要配合一二级防护电路40。其中，二级防护电路包含有一串联电阻41与一栅极接地NMOS 42。此外，在一个典型的0.35微米的CMOS制程中，MLSCR元件33具有一约为10伏特的低触发电压，故与LSCR元件13所配合的二级防护电路20相较，二级放护电路40的元件尺寸可较小，较可以节省布局面积。为了达到使次微米CMOS集成电路中的输入级，甚至输出缓冲级具有更有效防护的目的，一种具有更低触发电压的低电压触发SCR(LVTSCR)元件业已揭露于美国专利案号第5,465,189号与第5,576,557号中。请参照图3，图3为习知一LVTSCR元件60应用于一输出ESD防护电路50的示意图。如图3所示，ESD防护电路50包含有一输出垫51、一内部电路52与一电连接两者的LSCR元件53电连接。LSCR元件53包含有一P+扩散区域54、一N井55、一P型基底56与一N+区域57，并且一短通道NMOS元件58被插入LSCR元件53结构中，LSCR元件53与短通道NMOS元件58的结合即成为一LVTSCR元件60，该LVTSCR元件60的触发电压等于短通道NMOS元件58的骤回崩溃触发(snapback-trigget)电压。由于LVTSCR元件60结构是通过插入LSCR元件53内的短通道NMOS元件58的崩溃机构而被开启，因此在一个0.35微米的CMOS制程中，LVTSCR元件60具有一约为8伏特的低触发电压，所以LVTSCR元件60不需要配合二级放护电路，就可以对CMOS集成电路的输入级或输出缓冲级提供有效的ESD防护作用。此外，为了要保护在非常深次微米CMOS集成电路中更薄的栅氧化层，一种被称为栅极耦合(gate-coupled)的技术已被应用于ESD防护电路中，以进一步降低LVTSCR元件的触发电压，而栅极耦合的LVTSCR元件也已揭露于美国专利案号第5,400,202号与第5,528,188号中。请参照图4，图4为习知一栅极耦合的LVTSCR元件80应用于一输入/输出(I/O)ESD防护电路70的示意图。如图4所示，I/O ESD防护电路70包含有一I/O垫71、一内部电路72，与一电连接两者的LSCR元件73电连接。LSCR元件73包含有一P+扩散区域74、一N井75、一P型基底76与一N+扩散区域77，并于LSCR元件73结构中插入一短通道NMOS元件78，短通道NMOS元件78与LSCR元件73可视为一栅极耦合(gate-coupled)的LVTSCR元件80，因为栅极79可被施加以一经由一电容81与一电阻82所产生的耦合电压(coupled voltage)，以使LVTSCR元件80具有相较于其他先前技术更低的触发电压。由于栅极耦合的LVTSCR元件80的触发电压非常小，因此可以保护更薄的栅氧化层。然而上述所提及的利用习知SCR元件来设计的ESD防护电路，大都分别具有一些缺点，并制造于进阶(advanced)CMOS集成电路时，造成许多的限制。因此如何发展出一种全晶片ESD防护设计，并可以应用于输入ESD防护电路、输出ESD防护电路以及电源线ESD箝制电路，以改善在深次微米CMOS制程中小开关电压元件的ESD耐压能力，同时又能节省总布局面积，增快开启速度使ESD电流快速地被释放，避免散热不良的问题，便成为十分重要的课题。在本专利技术的最佳实施例中，该静电放电防护电路(electrostaticdischarge protection circuit)电连接于一输入/输出缓冲垫(I/Obuffering pad)、一内部电路(internal circuit)、一VSS电源接脚以及一VDD电源接脚之间。该ESD防护电路包含有一第一ESD侦测电路(ESD-detection circuit)，电连接于该I/O缓冲垫与该VSS电源接脚之间，一P型基底触发硅控整流器(P～type substrate-triggered siliconcontrolled rectifier，P-STSCR)，一第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间，以及一N型基底触发硅控整流器(N-typesubstra本文档来自技高网...

【技术保护点】
一种静电放电（ＥＳＤ）防护电路，该ＥＳＤ防护电路电连接于一输入／输出缓冲垫、一内部电路、一Ｖ↓［ＳＳ］电源接脚以及一Ｖ↓［ＤＤ］电源接脚，其特征是：该ＥＳＤ防护电路包含有：一第一ＥＳＤ侦测电路，电连接于该Ｉ／Ｏ缓冲垫与该Ｖ↓［ＳＳ］电源 接脚之间；一Ｐ型基底触发硅控整流器（Ｐ－ＳＴＳＣＲ），该Ｐ－ＳＴＳＣＲ包含有一第一横向ＳＣＲ以及一Ｐ型触发点，且该Ｐ－ＳＴＳＣＲ的阳极与阴极分别电连接至该Ｉ／Ｏ缓冲垫以及该Ｖ↓［ＳＳ］电源接脚；一第二ＥＳＤ侦测电路，电连接于该Ｉ／Ｏ 缓冲垫与该ＶＤＤ电源接脚之间；以及一Ｎ型基底触发硅控整流器（Ｎ－ＳＴＳＣＲ），该Ｎ－ＳＴＳＣＲ包含有一第二横向ＳＣＲ以及一Ｎ型触发点，且该Ｎ－ＳＴＳＣＲ的阴极与阳极分别电连接于该Ｉ／Ｏ缓冲垫以及该Ｖ↓［ＤＤ］电源接脚。

【技术特征摘要】
US 2001-10-23 09/682,8271.一种静电放电(ESD)防护电路，该ESD防护电路电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，其特征是该ESD防护电路包含有一第一ESD侦测电路，电连接于该I/O缓冲垫与该VSS电源接脚之间；一P型基底触发硅控整流器(P-STSCR)，该P-STSCR包含有一第一横向SCR以及一P型触发点，且该P-STSCR的阳极与阴极分别电连接至该I/O缓冲垫以及该VSS电源接脚；一第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间；以及一N型基底触发硅控整流器(N-STSCR)，该N-STSCR包含有一第二横向SCR以及一N型触发点，且该N-STSCR的阴极与阳极分别电连接于该I/O缓冲垫以及该VDD电源接脚。2.如权利要求1所述的ESD防护电路，其特征是该P-STSCR另包含有一P型基底；一N井设于该P型基底中；一第一N+扩散区域以及一第一P+扩散区域，设于该P型基底，用来当作该P-STSCR的阴极；以及一第二N+扩散区域以及一第二P+扩散区域，设于该N井内，用来当作该P-STSCR的阳极，且该第二P+扩散区域、该N井、该P型基底以及该第一N+扩散区域构成该第一横向SCR。3.如权利要求2所述的ESD防护电路，其特征是当一正ESD电压脉冲被施加于该输入/输出缓冲垫时，会使该第一ESD侦测电路产生一第一触发电流至该P-STSCR的该P型触发点而触发该P-STSCR的该第一横向SCR，以使该第一横向SCR进入一闭锁状态，并迅速开启该P-STSCR，以将该正ESD电压脉冲的电流排放至该VSS电源接脚。4.如权利要求1所述的ESD防护电路，其特征是该N-STSCR另包含有一P型基底上；一N井设于该P型基底中；一第一N+扩散区域及一第一P+扩散区域，设于该P型基底内，用来当作该N-STSCR的阴极；以及一第二N+扩散区域及一第二P+扩散区域，设于该N井内，用来当作该N-STSCR的阳极，且该第二P+扩散区域、该N井、该P型基底以及该第一N+扩散区域构成该第二横向SCR。5.如权利要求4所述的ESD防护电路，其特征是当一负ESD电压脉冲被施加于该输入/输出缓冲垫时，会使该第二ESD侦测电路产生一第二触发电流至该N-STSCR的该N型触发点而触发该N-STSCR的该第二横向SCR，以使该第二横向SCR进入一闭锁状态，并迅速开启该N-STSCR，以将该负ESD电压脉冲的电流排放至该VDD电源接脚。6.如权利要求1所述的ESD防护电路，其特征是该第一ESD侦测电路包含有一第一电阻、一第一电容、基纳二极管、一组二极管串联或一NMOS。7.如权利要求6所述的ESD防护电路，其特征是该NMOS用来增大该第一触发电流以加速触发该P-STSCR。8.如权利要求1所述的ESD防护电路，其特征是该第二ESD侦测电路包含有一第二电阻、一第二电容、基纳二极管、一组二极管串联或一PMOS。9.如权利要求8所述的ESD防护电路，其特征是该PMOS用来增大该第二触发电流以加速触发该N-STSCR。10.如权利要求1所述的ESD防护电路，其特征是该第一ESD侦测电路包含有一第三电阻、一第三电容以及一第一反向器，该第一反向器的输入电极经由该第二电阻与该第二电容而分别与该VDD电源接脚以及该VSS电源接脚相电连接，且该第一反向器的输出电极被电连接至该P-STSCR的该P型触发点。11.如权利要求10所述的ESD防护电路，其特征是当一正ESD电压脉冲被施加于该输入/输出缓冲垫时，该第一反向器会被该正ESD电压脉冲充电，以使该第一反向器的该输出电极产生一第三触发电流至该P-STSCR的该P型触发点而触发该P-STSCR的该第一横向SCR，以使该第一横向SCR进入一闭锁状态，并迅速开启该P-STSCR，以将该正ESD电压脉冲的电流释放至该VSS电源接脚。12.如权利要求1所述的ESD防护电路，其特征是该第二ESD侦测电路包含有一第四电阻、一第四电容以及一第二反向器，该第二反向器的输入电极经由该第四电阻与该第四电容而分别与该VSS电源接脚以及该VDD电源接脚相电连接，且该第二反向器的输出电极被电连接至该N-STSCR的该N型触发点。13.如权利要求12所述的ESD防护电路，其特征是当一负ESD电压脉冲被施加于该输入/输出缓冲垫时，该第二反向器的该输出电极将会被该负ESD电压脉冲充电，并由该N-STSCR的该N型触发点产生一第四触发电流而触发该N-STSCR的该第二横向SCR，以使该第二横向SCR进入一闭锁状态，并时迅速开启该N-STSCR，以将该负ESD电压脉冲的电流释放至该VDD电源接脚。14.一种静电放电(ESD)防护电路，该ESD防护电路电连接于一输入/输出缓冲垫、一内部电路、一VSS电源接脚以及一VDD电源接脚，其特征是该ESD防护电路包含有一第一ESD侦测电路，电连接于该I/O缓冲垫与该VSS电源接脚之间；一第一堆叠整流器，电连接于该VSS电源接脚与该I/O缓冲垫之间，该第一堆叠整流器由复数个P型基底触发硅控整流器(P-STSCR)串联而成，且该每一个P-STSCR均包含有一第一横向SCR(lateral SCR)以及一P型触发点；一第二ESD侦测电路，电连接于该I/O缓冲垫与该VDD电源接脚之间；以及一第二堆叠整流器，电连接于该VDD电源接脚与该I/O缓冲垫之间，该第二堆叠整流器由复数个N型基底触发硅控整流器(N-STSCR)串联而成，且该每一个N-STSCR均包含有一第二横向SCR以及一N型触发点；其中该第一堆叠整流器的总保持电压大于任何传递至该I/O缓冲垫上的正常信号的最大电压准位，而该第二堆叠整流器的总保持电压小于任何传递至该I/O缓冲垫上的正常信号的最低电压准位，以避免该ESD防护电路被杂讯意外导通而干扰电路的正常信号。15.如权利要求14所述的ESD防护电路，其特征是各该P-STSCR均另包含有一P型基底；一N井设于该P型基底中；一第一N+扩散区域以及一第一P+扩散区域，设于该P型基底内，用来当作该P-STSCR的阴极；以及一第二N+扩散区域以及一第二P+扩散区域，设于该N井内，用来当作该P-STSCR的阳极，且该第二P+扩散区域、该N井、该P型基底以及该第一N+扩散区域构成该第一横向SCR。16.如权利要求1 4所述的ESD防护电路，其特征是该第一堆叠整流器另包含有复数个二极管与各该P-STSCR相串联。17.如权利要求14所述的ESD防护电路，其特征是各该N-STSCR均另包含有一P型基底；一N井设于该P型基底中；一第一N+扩散区域以及一第一P+扩散区域，设于该P型基底内，用来当作该N-STSCR的阴极；以及一第二N+扩散区域以及一第二P+扩散区域，设于该N井内，用来当作该N-STSCR的阳极，且该第二P+扩散区域、该N井、该P型基底以及该第一N+扩散区域构成该第一横向SCR。18.如权利要求14所述的ESD防护电路，其特征是该第二堆叠整流器另包含有复数个二极管与各该N-STSCR相串联。19.一种电源线间ESD箝制电路，该电源线ESD箝制电路电连接于一VSS电源线以及一VDD电源线，其特征是该电源线ESD箝制电路包含有一ESD侦测电路，设于该VSS电源线以及该VDD电源线之间；以及至少一基底触发硅控整流器(STSCR)，该STSCR包含有一横向SCR以及至少一触发点，且该STSCR的阳极与阴极分别电连接至该VDD电源线以及该VSS电源线。20.如权利要求19所述的电源线ESD箝制电路，其特征是该基底触发硅控整流器(STSCR)为一P型基底触发硅控整流器(P-STSCR)，且该触发点为一P型触发点。21.如权利要求20所述的电源线ESD箝制电路，其特征是当一相对正的ESD电压脉冲横跨该VDD电源线与该VSS电源线之间时，该ESD侦测电路会产生一触发电流至该P-STSCR的该P型触发点而触发该P-STSCR的该横向SCR，以使该横向SCR进入一闭锁状态，并迅速开启该P-STSCR，以排放ESD电流。22.如权利要求19所述的电源线ESD箝制电路，其特征是该基底触发硅控整流器(S...

【专利技术属性】
技术研发人员：柯明道，陈东旸，唐天浩，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]