半导体器件和包括该半导体器件的海量数据存储系统技术方案

一种半导体器件，包括：下电路图案，位于下基板上；下接合图案，位于下电路图案上，所述下接合图案包括导电材料并电连接到下电路图案；上接合图案，位于下接合图案上并接触下接合图案，并且包括导电材料；无源器件，位于上接合图案上，并且包括导电材料且接触上接合图案中的一个；栅电极结构，位于无源器件上，包括在第一方向上彼此间隔开的栅电极，每个栅电极在第二方向上延伸，并且栅电极在第二方向上的延伸长度以阶梯方式从最下层级向最上层级增加；通道，延伸穿过栅电极结构的至少一部分；以及上基板，位于通道上。位于通道上。位于通道上。

【技术实现步骤摘要】
半导体器件和包括该半导体器件的海量数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求2020年10月30日在韩国知识产权局(KIPO)递交的韩国专利申请No.10
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2020
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0142898的优先权，其全部公开内容通过引用合并于此。


[0003]本专利技术构思的实施例涉及一种半导体器件和包括该半导体器件的海量数据存储系统。

技术介绍

[0004]电子系统可以包括存储大量数据的高容量半导体器件。因此，已经研究了增加高容量半导体器件的数据存储容量的方法。例如，可以使用包括可以三维堆叠的存储单元的半导体器件。
[0005]随着半导体器件中存储单元的堆叠的数量的增加，用于施加电信号的布线的数量也增加，因此，可以实现有效布置布线的方法。

技术实现思路

[0006]示例实施例提供了一种具有改进特性的半导体器件。
[0007]示例实施例提供了一种包括具有改进特性的半导体器件的海量数据存储系统。
[0008]根据本专利技术构思的一方面，提供了一种半导体器件。半导体器件可以包括下电路图案、下接合图案、上接合图案、无源器件、栅电极结构、通道和上基板。下电路图案可以形成在下基板上。下接合图案可以形成在下电路图案上，并且可以包括导电材料且分别电连接到所述下电路图案中的下电路图案。上接合图案可以分别形成在下接合图案上并接触下接合图案，并且可以包括导电材料。无源器件可以形成在上接合图案上，并且可以包括导电材料且接触上接合图案中的一个。栅电极结构可以形成在无源器件上，并且可以包括在与下基板的上表面垂直的第一方向上彼此间隔开的栅电极。每个栅电极可以在与下基板的上表面平行的第二方向上延伸，并且栅电极在第二方向上的延伸长度可以以阶梯方式从最下层级向最上层级增加。通道可以延伸穿过栅电极结构的至少一部分。上基板可以形成在通道上。
[0009]根据本专利技术构思的一方面，提供了一种半导体器件。半导体器件可以包括下电路图案、下接合图案、上接合图案、第一布线、栅电极结构、通道和上基板。下电路图案可以形成在下基板上。下接合图案可以形成在下电路图案上，并且可以包括导电材料且分别电连接到所述下电路图案中的下电路图案。上接合图案可以分别形成在下接合图案上并接触下接合图案，并且可以包括导电材料。第一布线可以形成在上接合图案上，并且可以接触所述上接合图案中的上接合图案。栅电极结构可以形成在第一布线上，并且可以包括在与下基板的上表面垂直的第一方向上彼此间隔开的栅电极。每个栅电极可以在与下基板的上表面平行的第二方向上延伸，并且栅电极在第二方向上的延伸长度可以以阶梯方式从最下层级
向最上层级增加。通道可以延伸穿过栅电极结构的至少一部分。上基板可以形成在通道上。所述下电路图案中的下电路图案可以分别通过第一布线、所述上接合图案中的上接合图案以及所述下接合图案中的与所述上接合图案中的所述上接合图案接触的下接合图案而彼此电连接。
[0010]根据本专利技术构思的一方面，提供了一种半导体器件。半导体器件可以包括上基板、上基板下方的存储单元、存储单元下方的无源器件、无源器件下方的上接合图案、分别在上接合图案下方且接触上接合图案的下接合图案、分别在下接合图案下方且电连接到下接合图案的晶体管以及晶体管下方的下基板。无源器件可以接触上接合图案中的一个以电连接到晶体管中的一个。
[0011]根据本专利技术构思的一方面，提供了一种半导体器件。半导体器件可以包括下电路图案、下接合图案、上接合图案、无源器件、第一布线、第二布线、位线、栅电极结构、存储通道结构、上基板和CSL接触插塞。下电路图案可以形成在下基板上。下接合图案可以形成在下电路图案上，并且可以包括导电材料且分别电连接到所述下电路图案中的下电路图案。上接合图案可以分别形成在下接合图案上并接触下接合图案，并且可以包括导电材料。无源器件可以形成在上接合图案上，并且可以包括导电材料且接触上接合图案中的一个。第一布线可以形成在与无源器件相同的高度处，并且可以与无源器件间隔开且接触上接合图案中的一个。第二布线可以形成在与无源器件相同的高度处，并且可以与无源器件和第一布线间隔开，并且接触上接合图案中的一个。位线可以形成在第一布线上并电连接到第一布线。栅电极结构可以形成在位线上，并且可以包括在与下基板的上表面垂直的第一方向上彼此间隔开的栅电极。每个栅电极可以在与下基板的上表面平行的第二方向上延伸，并且栅电极在第二方向上的延伸长度可以以阶梯方式从最下层级向最上层级增加。存储通道结构可以延伸穿过栅电极结构的至少一部分，并且可以包括填充图案、填充图案的侧壁上的通道、通道的外侧壁上的电荷存储结构、以及位于通道和填充图案的下表面上并接触电荷存储结构的内侧壁的覆盖图案。上基板可以形成在存储通道结构上。CSL接触插塞可以从上基板的下表面沿第一方向延伸，并且可以电连接到第二布线。
[0012]根据本专利技术构思的一方面，提供了一种半导体器件。半导体器件可以包括下电路图案、下接合图案、上接合图案、有源器件、栅电极结构、通道和上基板。下电路图案可以形成在下基板上。下接合图案可以形成在下电路图案上，并且可以包括导电材料且分别电连接到所述下电路图案中的下电路图案。上接合图案可以分别形成在下接合图案上并接触下接合图案，并且可以包括导电材料。有源器件可以形成在上接合图案上，并且可以接触上接合图案中的一个并用作存储单元。栅电极结构可以形成在有源器件上，并且可以包括在与下基板的上表面垂直的第一方向上彼此间隔开的栅电极。每个栅电极可以在与下基板的上表面平行的第二方向上延伸，并且栅电极在第二方向上的延伸长度可以以阶梯方式从最下层级向最上层级增加。通道可以延伸穿过栅电极结构的至少一部分。上基板可以形成在通道上。
[0013]根据本专利技术构思的一方面，提供了一种海量数据存储系统。海量数据存储系统可以包括半导体器件和控制器。半导体器件可以具有上基板、上基板下方的存储单元、存储单元下方的无源器件、无源器件下方的上接合图案、分别在上接合图案下方且接触上接合图案的下接合图案、分别在下接合图案下方并接触下接合图案的下电路图案、下电路图案下
方的下基板、以及电连接到下电路图案的输入/输出焊盘。无源器件可以接触上接合图案中的一个以电连接到下电路图案中的一个。控制器可以通过输入/输出焊盘电连接到半导体器件，并且可以控制半导体器件。
[0014]在根据示例实施例的半导体器件中，诸如电容器的无源器件没有形成在附加区域中，而是可以形成在与其他布线相同的层级处，从而可以提高半导体器件的集成度。
附图说明
[0015]通过参照附图详细描述本专利技术构思的示例实施例，本专利技术构思的以上和其他特征将变得更显然，在附图中：
[0016]图1是示出根据示例实施例的包括半导体器件的电子系统的示意图。
[0017]图2是示出根据示例实施例的包括半导体器件的电子系统的示意性透视图。
[0018]图3是示出根据示例实施例的包括半导体器件的半导体封装的示意性截面图。
[0019]图4至本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多个下电路图案，设置在下基板上；多个下接合图案，设置在所述多个下电路图案上，所述多个下接合图案包括第一导电材料并分别电连接到所述多个下电路图案；多个上接合图案，分别设置在所述多个下接合图案上并接触所述多个下接合图案，所述多个上接合图案包括第二导电材料；无源器件，设置在所述多个上接合图案上，所述无源器件包括第三导电材料且接触所述多个上接合图案中的一个；栅电极结构，设置在所述无源器件上，所述栅电极结构包括在与所述下基板的上表面垂直的第一方向上彼此间隔开的栅电极，所述栅电极中的每一个在与所述下基板的上表面平行的第二方向上延伸，其中，所述栅电极的延伸长度在所述第二方向上以阶梯方式从最下层级向最上层级增加；通道，延伸穿过所述栅电极结构的至少一部分；以及上基板，设置在所述通道上。2.根据权利要求1所述的半导体器件，其中，所述无源器件包括：绝缘夹层；以及多个导电图案，延伸穿过所述绝缘夹层，其中，所述多个导电图案中的每一个接触所述多个上接合图案中的一个，以及其中，所述多个导电图案中的相邻两个导电图案和所述绝缘夹层的在所述相邻两个导电图案之间的部分形成电容器。3.根据权利要求1所述的半导体器件，其中，所述无源器件包括电阻器。4.根据权利要求1所述的半导体器件，其中，所述无源器件包括电感器。5.根据权利要求1所述的半导体器件，还包括：第一布线，设置在与所述无源器件相同的层级处，所述第一布线与所述无源器件间隔开；以及位线，在与所述下基板的上表面平行并与所述第二方向交叉的第三方向上在所述第一布线和所述通道之间延伸，所述位线电连接到所述通道和所述第一布线。6.根据权利要求5所述的半导体器件，其中，所述第一布线接触所述多个上接合图案中的一个，并且电连接到所述多个下电路图案中的一个。7.根据权利要求5所述的半导体器件，还包括：第二布线，设置在与所述第一布线和所述无源器件相同的层级处，所述第二布线与所述无源器件和所述第一布线间隔开；以及接触插塞，在所述第一方向上延伸并接触所述上基板，所述接触插塞电连接到所述第二布线。8.根据权利要求7所述的半导体器件，其中，所述第二布线接触所述多个上接合图案中的一个，并电连接到所述多个下电路图案中的一个。9.根据权利要求7所述的半导体器件，其中，所述接触插塞是在所述第二方向和所述第三方向中的每一个上彼此间隔开的多个接触插塞中的一个，以及其中，所述第二布线共同电连接到所述多个接触插塞。
10.根据权利要求9所述的半导体器件，其中，所述多个接触插塞在平面图中布置成环形形状，以及其中，所述第二布线在平面图中具有环形形状。11.根据权利要求1所述的半导体器件，还包括：布线，设置在与所述无源器件相同的层级处，所述布线与所述无源器件间隔开并接触所述多个上接合图案，其中，所述多个下电路图案分别通过所述布线、所述多个上接合图案以及接触所述多个上接合图案的所述多个下接合图案而彼此电连接。12.根据权利要求1所述的半导体器件，其中，所述多个下接合图案中的每一个包括下部和上部，所述上部的宽度大于所述下部的宽度。13.一种半导体器件，包括：多个下电路图案，设置在下基板上；多个下接合图案，设置在所述多个下电路图案上，所述多个下接合图案...

【专利技术属性】
技术研发人员：黄盛珉，金智源，安在昊，任峻成，成锡江，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：