一种半导体器件包括：衬底上的存储器堆叠，所述存储器堆叠包括栅电极、绝缘层和模制层，所述模制层在贯通电极区域中被设置在与所述栅电极相同的水平高度处；沟道结构，在单元阵列区域中竖直地延伸穿过所述栅电极；以及挡板结构，在顶视图中被设置在隔离绝缘层之间并且围绕所述贯通电极区域。所述挡板结构包括具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层。所述内部绝缘层包括在水平方向上突出的第一突出部，并且所述外部绝缘层包括在所述水平方向上突出的第二突出部。水平方向上突出的第二突出部。水平方向上突出的第二突出部。
【技术实现步骤摘要】
具有挡板结构的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年10月30日向韩国知识产权局提交的韩国专利申请No.10
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2020
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0143042的优先权，该申请的公开内容通过全文引用合并于此。
[0003]本公开的示例实施例涉及具有挡板结构的半导体器件。
技术介绍
[0004]在电子行业中，具有存储器件的集成电路器件在容量上不断增大并且变得高度集成。此外，存储单元在尺寸上变得更小，并且存储器件中所包括的操作电路和布线结构变得越来越复杂。因此，需要包括具有高度集成的结构和良好的电气特性的存储器件在内的集成电路器件。
[0005]为了电子产品的轻便、纤薄、简易、小型化和高集成度，已经提出了具有多堆叠结构的三维非易失性存储器件。这样的非易失性存储器件包括栅电极和贯通电极。
技术实现思路
[0006]本公开的示例实施例提供了具有包括突出部的挡板结构在内的半导体器件。
[0007]根据本公开的示例实施例的半导体器件可以包括：包括单元阵列区域和扩展区域的衬底，所述扩展区域包括贯通电极区域；以及存储器堆叠，存储器堆叠在所述衬底上并且包括栅电极、绝缘层和模制层，所述栅电极和所述绝缘层被依次堆叠，所述模制层包括绝缘材料并且在所述贯通电极区域中被设置在与所述栅电极相同的水平高度处。所述半导体器件还可以包括：沟道结构，在所述单元阵列区域中竖直地延伸穿过所述栅电极；隔离绝缘层，竖直地延伸穿过所述存储器堆叠并且在第一水平方向上延伸，所述隔离绝缘层在与所述第一水平方向相交的第二水平方向上彼此间隔开；以及挡板结构，在顶视图中被设置在隔离绝缘层之间并且围绕所述贯通电极区域。所述挡板结构可以包括：具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层。所述内部绝缘层可以包括在水平方向上突出的第一突出部，并且所述外部绝缘层可以包括在水平方向上突出的第二突出部。
[0008]根据本公开的示例实施例的半导体器件可以包括：包括单元阵列区域和扩展区域的衬底，所述扩展区域包括贯通电极区域；所述衬底上的下存储器堆叠，所述下存储器堆叠包括下栅电极、下绝缘层和下模制层，所述下栅电极和所述下绝缘层被依次堆叠，所述下模制层包括绝缘材料并且在所述贯通电极区域中被分别设置在与所述下栅电极相同的水平高度处；以及所述下存储器堆叠上的上存储器堆叠，所述上存储器堆叠包括上栅电极、上绝缘层和上模制层，所述上栅电极和所述上绝缘层被依次堆叠，所述上模制层包括绝缘材料并且在所述贯通电极区域中被分别设置在与所述上栅电极相同的水平高度处。所述半导体器件还可以包括：沟道结构，在所述单元阵列区域中竖直地延伸穿过所述栅电极；隔离绝缘
层，竖直地延伸穿过所述下存储器堆叠和所述上存储器堆叠并且在第一水平方向上延伸，所述隔离绝缘层在与所述第一水平方向相交的第二水平方向上彼此间隔开；以及挡板结构，在顶视图中被设置在隔离绝缘层之间并且围绕所述贯通电极区域。所述挡板结构可以包括：具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层。所述内部绝缘层可以包括在水平方向上突出的第一突出部，并且所述外部绝缘层可以包括在水平方向上突出的第二突出部。
[0009]根据本公开的示例实施例的数据存储系统可以包括：半导体存储器件，包括具有单元阵列区域和扩展区域在内的衬底，所述扩展区域包括贯通电极区域；所述衬底上的存储器堆叠，包括栅电极、绝缘层和模制层，所述栅电极和所述绝缘层被依次堆叠，所述模制层包括绝缘材料并且在所述贯通电极区域中被分别设置在与所述栅电极相同的水平高度处；以及沟道结构，在所述单元阵列区域中竖直地延伸穿过所述栅电极；隔离绝缘层，竖直地延伸穿过所述存储器堆叠并且在第一水平方向上延伸，所述隔离绝缘层在与所述第一水平方向相交的第二水平方向上彼此间隔开。所述数据存储系统还可以包括：外围电路结构，设置在所述衬底与所述存储器堆叠之间，所述外围电路结构包括外围电路器件；输入/输出焊盘，电连接到所述外围电路器件；设置在所述贯通电极区域中的贯通电极，所述贯通电极竖直地延伸穿过所述模制层，使得所述贯通电极电连接到所述外围电路结构；挡板结构，在顶视图中被设置在隔离绝缘层之间并且围绕所述贯通电极区域；以及控制器，通过所述输入/输出焊盘电连接到所述半导体存储器件，并且被配置为控制所述半导体存储器件。所述挡板结构可以包括：具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层。所述内部绝缘层可以包括在水平方向上突出的第一突出部，并且所述外部绝缘层可以包括在水平方向上突出的第二突出部。
附图说明
[0010]在考虑参照附图的以下详细描述之后，本专利技术构思的上述和其他目的、特征和优点对于本领域技术人员将变得更加明显。
[0011]图1是根据本专利技术构思的示例实施例的存储系统的框图。
[0012]图2是根据本专利技术构思的示例实施例的存储系统的示意图。
[0013]图3是沿图2所示的半导体封装的线A
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A
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截取的竖直截面图。
[0014]图4是根据本专利技术构思的示例实施例的半导体器件的布局。
[0015]图5是沿图4所示的半导体器件的线I
‑
I
’
截取的竖直截面图。
[0016]图6是沿图4所示的半导体器件的线II
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II
’
截取的竖直截面图。
[0017]图7示出了图5所示的半导体器件的放大视图。
[0018]图8至图10是沿根据本专利技术构思的示例实施例的半导体器件的线II
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II
’
截取的竖直截面图。
[0019]图11A至图24B是示出了制造根据本专利技术构思的示例实施例的半导体器件的方法的竖直截面图。
[0020]图25是沿根据本专利技术构思的示例实施例的半导体器件的线I
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I
’
截取的竖直截面图。
[0021]图26是沿根据本专利技术构思的示例实施例的半导体器件的线II
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II
’
截取的竖直截
面图。
具体实施方式
[0022]在下文中，将参照附图来详细描述各示例实施例。附图中相似的附图标记可以表示相似的元件，并且在已经省略了元件的描述的程度上，可以理解的是，该元件至少与说明书中其他地方描述的对应元件类似。
[0023]图1是根据本公开的示例实施例的存储系统的框图。
[0024]参照图1，存储系统1000可以包括存储器件1100和连接到存储器件1100的输入/输出焊盘1101的控制器1200。存储器件1100可以包括单元区域1100S和外围电路区域1100F。
[0025]单元区域1100S可以包括：多个单元串CSTR，其均包括彼此串联连接的存储单元晶体管MCT；以及第一上晶体管本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：衬底，包括单元阵列区域和扩展区域，所述扩展区域包括贯通电极区域；存储器堆叠，在所述衬底上并且包括栅电极、绝缘层和模制层，所述栅电极和所述绝缘层被依次堆叠，所述模制层包括绝缘材料并且在所述贯通电极区域中被设置在与所述栅电极相同的水平高度处；沟道结构，在所述单元阵列区域中竖直地延伸穿过所述栅电极；隔离绝缘层，竖直地延伸穿过所述存储器堆叠并且在第一水平方向上延伸，其中，所述隔离绝缘层在与所述第一水平方向相交的第二水平方向上彼此间隔开；以及挡板结构，设置在所述隔离绝缘层之间并且至少部分地围绕所述贯通电极区域；其中，所述挡板结构包括具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层，并且其中，所述内部绝缘层包括在水平方向上突出的第一突出部，并且所述外部绝缘层包括在所述水平方向上突出的第二突出部。2.根据权利要求1所述的半导体器件，其中，所述内部绝缘层还包括：在所述挡板绝缘层和所述第一突出部之间竖直地延伸的第一侧绝缘层，并且所述第一突出部与所述第一侧绝缘层实质上邻接。3.根据权利要求2所述的半导体器件，其中，所述外部绝缘层还包括：在所述挡板绝缘层和所述第二突出部之间竖直地延伸的第二侧绝缘层，并且所述第二突出部与所述第二侧绝缘层实质上邻接。4.根据权利要求3所述的半导体器件，其中，所述第一侧绝缘层和所述第二侧绝缘层沿所述挡板绝缘层的下表面延伸以彼此接触。5.根据权利要求3所述的半导体器件，其中，所述第一突出部、所述第一侧绝缘层、所述第二突出部和所述第二侧绝缘层在物理上邻接。6.根据权利要求1所述的半导体器件，其中，所述第一突出部和所述第二突出部的水平宽度是0至100nm。7.根据权利要求1所述的半导体器件，其中，所述第一突出部彼此竖直地间隔开并且接触所述模制层，并且其中，所述第二突出部彼此竖直地间隔开并且接触所述栅电极。8.根据权利要求1所述的半导体器件，其中，所述模制层中的每一个模制层的长度小于所述绝缘层中的与该模制层相邻的绝缘层的长度。9.根据权利要求1所述的半导体器件，其中，所述挡板结构的上表面被设置在与所述隔离绝缘层的上表面相同的水平高度处。10.根据权利要求1所述的半导体器件，还包括：覆盖所述隔离绝缘层的下部的第一下绝缘层；以及覆盖所述挡板结构的下部的第二下绝缘层。11.根据权利要求1所述的半导体器件，其中，所述第一突出部和所述第二突出部中的每一个具有凸截面。12.根据权利要求1所述的半导体器件，其中，所述第一突出部和所述第二突出部中的每一个具有凹截面。13.根据权利要求1所述的半导体器件，其中，所述第一突出部的水平宽度不同。
14.根据权利要求13所述的半导体器件，其中，所述第一突出部中的较低的第一突出部的水平宽度大于所述第一突出部中的较高的第一突出部的水平宽度。15.根据权利要求1所述的半导体器件，还包括：外围电路结构，设置在所述衬底与所述存储器堆叠之间；以及贯通电极，设置在所述贯通电极区域中，其中，所述贯通电极竖直地延伸穿过所述模制层并且电连接到所述外围电路结构。16.根据权利要求1所述的半导体器...
【专利技术属性】
技术研发人员：高木世济，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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