半导体存储装置制造方法及图纸

实施方式提供能够小型化的半导体存储装置。实施方式的半导体存储装置具备半导体基板和存储单元阵列，半导体基板具备在与其表面交叉的第1方向和与其表面交叉的第2方向上依次排列的第1区域～第3区域。存储单元阵列具备：第1导电层，其在第1方向上层叠；第3绝缘层，其设置于第2区域，在第1方向上层叠；第4绝缘层，其设置于第2区域，位于第3绝缘层的与第1方向和第2方向交叉的第3方向的侧面与第1导电层的第3方向的侧面之间，在第1方向和第2方向上延伸；以及第5绝缘层，其设置于第2区域，位于第3绝缘层的第2方向的侧面与第1导电层的第2方向的侧面之间，在第1方向和第3方向上延伸。在第1方向上，第5绝缘层的第1方向上的半导体基板侧的端部位置与第4绝缘层的第1方向上的半导体基板侧的端部位置不同。基板侧的端部位置不同。基板侧的端部位置不同。

【技术实现步骤摘要】
半导体存储装置
[0001]本申请享受以日本特许申请2020
‑
146444号(申请日：2020年8月31日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本实施方式涉及半导体存储装置。

技术介绍

[0003]已知一种半导体存储装置，该半导体存储装置具备：半导体基板；多个导电层，其在与半导体基板的表面交叉的方向上层叠；半导体柱，其在与半导体基板的表面交叉的方向上延伸，与这些多个导电层相对向；以及栅极绝缘膜，其设置在导电层和半导体柱之间。

技术实现思路

[0004]实施方式提供一种能够小型化的半导体存储装置。
[0005]一个实施方式涉及的半导体存储装置具备：半导体基板；和存储单元阵列，其在与半导体基板的表面交叉的第1方向上，与半导体基板分离地配置。半导体基板具备在与第1方向交叉的第2方向上依次排列的第1区域～第3区域。存储单元阵列具备：多个第1导电层，其在第2方向上从第1区域经由第2区域延伸到第3区域，与多个第1绝缘层一起在第1方向上交替地层叠；第1半导体层，其设置在第1区域，在第1方向上延伸，与多个第1导电层相对向；第2半导体层，其设置在第3区域，在第1方向上延伸，与多个第1导电层相对向；多个第3绝缘层，其设置在第2区域，与多个第2绝缘层一起在第1方向上交替地层叠；第1接触部，其设置在第2区域，在第1方向上延伸，与多个第3绝缘层相对向，第1方向的一端比多个第1导电层靠近半导体基板，第1方向的另一端比多个第1导电层远离半导体基板；第4绝缘层，其设置在第2区域，位于多个第3绝缘层的与第1方向和第2方向交叉的第3方向上的侧面和多个第1导电层的第3方向上的侧面之间，在第1方向和第2方向上延伸；以及第5绝缘层，其设置在第2区域，位于多个第3绝缘层的第2方向上的侧面与多个第1导电层的第2方向上的侧面之间，在第1方向和第3方向上延伸。第5绝缘层的第1方向上的半导体基板侧的端部比第4绝缘层的第1方向上的半导体基板侧的端部靠近半导体基板，或者比第4绝缘层的第1方向上的半导体基板侧的端部远离半导体基板。
附图说明
[0006]图1是第1实施方式涉及的半导体存储装置的示意性的俯视图。
[0007]图2是将第1实施方式涉及的半导体存储装置剖切来表示的局部立体图。
[0008]图3是图1的由A表示的部分的示意性的放大剖视图。
[0009]图4是沿着B
‑
B
′
线将图3所示的构造切断而在箭头的方向上观察的情况下的示意性的剖视图。
[0010]图5是沿着C
‑
C
′
线将图3所示的构造切断而在箭头的方向上观察的情况下的示意
性的剖视图。
[0011]图6是沿着D
‑
D
′
线将图3所示的构造切断而沿着箭头的方向观察到的示意性的剖视图。
[0012]图7是图6的由E表示的部分的示意性的放大图。
[0013]图8是沿着F
‑
F
′
线将图3所示的构造切断而沿着箭头的方向观察到的示意性的剖视图。
[0014]图9是图8的由G表示的部分的放大剖视图。
[0015]图10是表示图8的由G表示的部分的其他例的放大剖视图。
[0016]图11是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0017]图12是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的X
‑
Z剖视图。
[0018]图13是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0019]图14是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的X
‑
Z剖视图。
[0020]图15是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的X
‑
Z剖视图。
[0021]图16是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0022]图17是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0023]图18是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0024]图19是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的X
‑
Z剖视图。
[0025]图20是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的Y
‑
Z剖视图。
[0026]图21是表示第1实施方式涉及的半导体存储装置的制造方法的示意性的X
‑
Z剖视图。
[0027]图22是表示比较例涉及的半导体存储装置的示意性的放大剖视图。
[0028]图23是表示变形例涉及的半导体存储装置的贯通接触部构造的示意性的俯视图。
[0029]图24是表示变形例涉及的半导体存储装置的贯通接触部构造的示意性的俯视图。
[0030]图25是表示变形例涉及的半导体存储装置的贯通接触部构造的示意性的俯视图。
[0031]图26是表示变形例涉及的半导体存储装置的贯通接触部构造的示意性的俯视图。
[0032]图27是表示变形例涉及的半导体存储装置的贯通接触部构造的示意性的俯视图。
[0033]标号说明
[0034]100半导体基板、110导电层、120半导体柱、130栅极绝缘膜、150接触部、151贯通接触部。
具体实施方式
[0035]接着，参照附图对实施方式涉及的半导体存储装置进行详细的说明。此外，以下的实施方式不过是一个例子，并不是以限定本专利技术的意图表示的实施方式。
[0036]另外，在本说明书中，将相对于半导体基板的表面平行的预定方向称为X方向，将相对于半导体基板的表面平行、且与X方向垂直的方向称为Y方向，将相对于半导体基板的表面垂直的方向称为Z方向。
[0037]另外，在本说明书中，有时将沿着预定平面的方向称为第1方向，将沿着该预定平面并与第1方向交叉的方向称为第2方向，将与该预定平面交叉的方向称为第3方向。这些第1方向、第2方向以及第3方向既可以与X方向、Y方向以及Z方向中的某一方向对应，也可以不对应。
[0038]另外，在本说明书中，“上”、“下”等的表达以半导体基板为基准。例如，将沿着Z方向远离半导体基板的方向称为上，将沿着Z方向接近半导体基板的方向称为下。另外，在关于某构成，表达为下表面、下端部的情况下，设为意味着该构成的半导体基板侧的表面、端部，在表达为上表面、上端部的情况下，设为意味着该构成的与半导体基板相反一侧的表面、端部。另外，将与X方向或者Y方向交叉的面称为侧面等。
[0039]另外，在本说明书中，在表达本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：半导体基板；和存储单元阵列，其在与所述半导体基板的表面交叉的第1方向上，与所述半导体基板分离地配置，所述半导体基板具备在与所述第1方向交叉的第2方向上依次排列的第1区域～第3区域，所述存储单元阵列具备：多个第1导电层，其在所述第2方向上从所述第1区域经由所述第2区域延伸到所述第3区域，与多个第1绝缘层一起在所述第1方向上交替地层叠；第1半导体层，其设置在所述第1区域，在所述第1方向上延伸，与所述多个第1导电层相对向；第2半导体层，其设置在所述第3区域，在所述第1方向上延伸，与所述多个第1导电层相对向；多个第3绝缘层，其设置在所述第2区域，与多个第2绝缘层一起在所述第1方向上交替地层叠；第1接触部，其设置在所述第2区域，在所述第1方向上延伸，与所述多个第3绝缘层相对向，所述第1方向上的一端比所述多个第1导电层靠近所述半导体基板，所述第1方向上的另一端比所述多个第1导电层远离所述半导体基板；第4绝缘层，其设置在所述第2区域，位于所述多个第3绝缘层的与所述第1方向和所述第2方向交叉的第3方向上的侧面和所述多个第1导电层的所述第3方向上的侧面之间，在所述第1方向和所述第2方向上延伸；以及第5绝缘层，其设置在所述第2区域，位于所述多个第3绝缘层的所述第2方向上的侧面与所述多个第1导电层的所述第2方向上的侧面之间，在所述第1方向和所述第3方向上延伸，所述第5绝缘层的所述第1方向上的所述半导体基板侧的端部比所述第4绝缘层的所述第1方向上的所述半导体基板侧的端部靠近所述半导体基板，或者比所述第4绝缘层的所述第1方向上的所述半导体基板侧的端部远离所述半导体基板。2.根据权利要求1所述的半导体存储装置，所述半导体基板具备在所述第2方向上依次排列的第4区域～第6区域，所述第4区域在所述第3方向上与所述第1区域并排，所述第5区域在所述第3方向上与所述第2区域并排，所述第6区域在所述第3方向上与所述第3区域并排，所述存储单元阵列具备：多个第2导电层，其在所述第2方向上从所述第4区域经由所述第5区域延伸到所述第6区域，与多个第6绝缘层一起在所述第1方向上交替地层叠；第3半导体层，其设置在所述第4区域，在所...

【专利技术属性】
技术研发人员：武木田秀人，葛川翔太郎，野岛和弘，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：