半导体器件和包括其的数据存储系统技术方案

本公开提供了一种半导体器件和包括其的数据存储系统。该半导体器件包括：堆叠结构，包括在下部结构上的层间绝缘层和水平层；垂直存储结构，在垂直方向上穿过堆叠结构；第一阻挡结构和第二阻挡结构，在垂直方向上穿过堆叠结构并且彼此平行；穿过堆叠结构的支撑物图案；以及穿过堆叠结构的贯穿接触插塞。第一阻挡结构包括在第一方向上排列并彼此间隔开的第一阻挡图案以及在第一方向上排列并彼此间隔开的第二阻挡图案。第一阻挡图案和第二阻挡图案中的每个包括在第一方向上延伸的线形形状。在彼此相邻的第一阻挡图案和第二阻挡图案中，第一阻挡图案的一部分在垂直于第一方向的第二方向上与第二阻挡图案的一部分相对。方向上与第二阻挡图案的一部分相对。方向上与第二阻挡图案的一部分相对。

【技术实现步骤摘要】
半导体器件和包括其的数据存储系统


[0001]实施方式涉及半导体器件和包括其的数据存储系统。

技术介绍

[0002]存储高容量数据的半导体器件可以用在数据存储系统中。为了增加半导体器件的数据存储容量，已经考虑了包括三维排列的存储单元的半导体器件。

技术实现思路

[0003]实施方式针对一种半导体器件，该半导体器件包括：包括外围电路的下部结构；堆叠结构，包括交替堆叠在下部结构上的层间绝缘层和水平层；垂直存储结构，在垂直方向上穿透堆叠结构；第一阻挡结构和第二阻挡结构，在垂直方向上穿透堆叠结构并且彼此平行；支撑物图案，在垂直方向上穿透堆叠结构并且与第一阻挡结构和第二阻挡结构间隔开；以及贯穿接触插塞，在第一阻挡结构和第二阻挡结构之间在垂直方向上穿透堆叠结构。第一阻挡结构可以包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在第一方向上排列并且彼此间隔开的第二阻挡图案。第一阻挡图案和第二阻挡图案中的每个包括在第一方向上延伸的线形形状。在第一阻挡图案和第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，第一阻挡图案的一部分在垂直于第一方向的第二方向上与第二阻挡图案的一部分相对。
[0004]实施方式还针对一种半导体器件，该半导体器件包括：包括外围电路的下部结构；堆叠结构，包括在下部结构上的层间绝缘层和水平层，其中层间绝缘层和水平层在堆叠结构的存储单元区域中交替堆叠，在堆叠结构的阶梯区域中从存储单元区域延伸，并且具有阶梯形状；第一主分离结构和第二主分离结构，在下部结构上穿透堆叠结构并且彼此平行；垂直存储结构，穿透堆叠结构的存储单元区域；支撑物图案，穿透堆叠结构的阶梯区域；第一阻挡结构和第二阻挡结构，在第一主分离结构和第二主分离结构之间穿透堆叠结构的阶梯区域并且彼此平行；以及贯穿接触插塞，在第一阻挡结构和第二阻挡结构之间穿透堆叠结构。水平层可以包括栅极水平层和绝缘水平层。支撑物图案可以穿过栅极水平层。贯穿接触插塞可以穿过绝缘水平层。第一阻挡结构和第二阻挡结构中的每个可以包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在第一方向上排列并且彼此间隔开的第二阻挡图案。第一阻挡图案和第二阻挡图案中的每个可以包括在第一方向上延伸的线形形状。在第一阻挡图案和第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，第一阻挡图案的一部分可以在第二方向上与第二阻挡图案的一部分相对。
[0005]实施方式还针对一种数据存储系统，该数据存储系统包括：主基板；在主基板上的控制器；以及半导体器件，在主基板上并且电连接到控制器，该半导体器件包括：下部结构，包括外围电路；堆叠结构，包括交替堆叠在下部结构上的层间绝缘层和水平层；垂直存储结构，在垂直方向上穿透堆叠结构；第一阻挡结构和第二阻挡结构，在垂直方向上穿透堆叠结构并且彼此平行；支撑物图案，在垂直方向上穿透堆叠结构并且与第一阻挡结构和第二阻
的放大平面图。图3是示出图2所示的部分“B”的放大平面图。图4A是沿着图1中的线I
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I'截取的截面图。图4B是沿着图3中的线II
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II'截取的截面图。
[0032]参照图1至图4B，根据一示例实施方式的半导体器件1可以包括下部结构3、堆叠结构ST、垂直存储结构54、阻挡结构68、支撑物图案65和贯穿接触插塞80。
[0033]下部结构3可以包括外围电路7。例如，下部结构3可以包括半导体基板5、在半导体基板5上的外围晶体管8、电连接到外围晶体管8的外围布线10、电连接到外围布线10的外围焊盘11、以及覆盖外围晶体管8、外围布线10和外围焊盘11的下绝缘层13。外围晶体管8可以包括外围栅极8a和外围源极/漏极8b。外围晶体管8、外围布线10和外围焊盘11可以包括在外围电路7中。
[0034]下部结构3可以进一步包括图案结构16。例如，图案结构16可以包括下图案层18、在下图案层18上彼此间隔开的第一中间图案层20和第二中间图案层21、以及在下图案层18上覆盖第一中间图案层20和第二中间图案层21的上图案层23。
[0035]在一示例实施方式中，下图案层18可以包括第一多晶硅，第一中间图案层20可以包括第二多晶硅，上图案层23可以包括第三多晶硅。例如，下图案层18、第一中间图案层20和上图案层23可以包括具有N型导电性的多晶硅。
[0036]在一示例实施方式中，上图案层23可以在第一中间图案层20和第二中间图案层21之间与下图案层18接触，并且可以部分地穿过第二中间图案层21并且可以与下图案层18接触。
[0037]在一示例实施方式中，第二中间图案层21可以包括至少两种类型的材料。例如，第二中间图案层21可以包括硅氮化物层以及覆盖硅氮化物层的上表面和下表面的硅氧化物层。在另一示例实施方式中，第二中间图案层21可以包括多晶硅层以及覆盖多晶硅层的上表面和下表面的硅氧化物层。
[0038]在一示例实施方式中，下部结构3可以包括穿过图案结构16的第一间隙填充绝缘层26a和第二间隙填充绝缘层26b以及设置在图案结构16的外侧表面上的外绝缘层26c。第一间隙填充绝缘层26a和第二间隙填充绝缘层26b以及外绝缘层26c可以包括硅氧化物。
[0039]堆叠结构ST可以包括层间绝缘层33、37和41以及水平层35、39和43。
[0040]层间绝缘层33、37和41以及水平层35、39和43可以交替堆叠在堆叠结构ST的第一区域MCA中，可以从堆叠结构ST的第一区域MCA延伸到第二区域SA，并且可以在第二区域SA中具有阶梯形状。因此，堆叠结构ST可以在第二区域SA中具有阶梯形状。
[0041]在示例实施方式中，第一区域MCA可以被称为存储单元区域，第二区域SA可以被称为阶梯区域、连接区域或接触区域。
[0042]堆叠结构ST可以包括下堆叠结构ST_L、在下堆叠结构ST_L上的第一上堆叠结构ST_U1以及在第一上堆叠结构ST_U1上的第二上堆叠结构ST_U2。
[0043]下堆叠结构ST_L可以包括交替堆叠的下层间绝缘层33和下水平层35。在下层间绝缘层33和下水平层35当中，最下面的层和最上面的层可以是下层间绝缘层33。在一示例实施方式中，在下层间绝缘层33当中，最上面的下层间绝缘层可以具有比每个其它下层间绝缘层的厚度大的厚度。
[0044]第一上堆叠结构ST_U1可以包括交替堆叠的第一上层间绝缘层37和第一上水平层39。在第一上层间绝缘层37和第一上水平层39当中，最下面的层和最上面的层可以是第一
上层间绝缘层37。在一示例实施方式中，在第一上层间绝缘层37当中，最上面的第一上层间绝缘层可以具有比每个其它第一上层间绝缘层的厚度大的厚度。
[0045]第二上堆叠结构ST_U2可以包括交替堆叠的第二上层间绝缘层41和第二上水平层43。在第二上层间绝缘层41和第二上水平层43当中，最下面的层和最上面的层可以是第二上层间绝缘层41。在一示例实施方式中，在第二上层间绝缘层41当中，最上面的第二上层间绝缘层可以具有比每个其它第二上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：包括外围电路的下部结构；堆叠结构，包括交替堆叠在所述下部结构上的层间绝缘层和水平层；垂直存储结构，在垂直方向上穿透所述堆叠结构；第一阻挡结构和第二阻挡结构，在所述垂直方向上穿透所述堆叠结构并且彼此平行；支撑物图案，在所述垂直方向上穿透所述堆叠结构并且与所述第一阻挡结构和所述第二阻挡结构间隔开；以及贯穿接触插塞，在所述第一阻挡结构和所述第二阻挡结构之间在所述垂直方向上穿透所述堆叠结构，其中：所述第一阻挡结构包括在第一方向上排列并且彼此间隔开的第一阻挡图案以及在所述第一方向上排列并且彼此间隔开的第二阻挡图案，所述第一阻挡图案和所述第二阻挡图案中的每个包括在所述第一方向上延伸的线形形状，以及在所述第一阻挡图案和所述第二阻挡图案当中的彼此相邻的第一阻挡图案和第二阻挡图案中，所述第一阻挡图案的一部分在垂直于所述第一方向的第二方向上与所述第二阻挡图案的一部分相对。2.如权利要求1所述的半导体器件，其中所述第一阻挡图案的在所述第二方向上与所述第二阻挡图案的所述一部分相对的所述一部分在所述第一方向上的长度大于所述支撑物图案在所述第一方向上的宽度。3.如权利要求1所述的半导体器件，其中所述第一阻挡图案的在所述第二方向上与所述第二阻挡图案的所述一部分相对的所述一部分在所述第一方向上的长度是所述支撑物图案在所述第一方向上的宽度的两倍或更多倍。4.如权利要求1所述的半导体器件，其中：所述第二阻挡结构包括在所述第一方向上排列并且彼此间隔开的第三阻挡图案以及在所述第一方向上排列并且彼此间隔开的第四阻挡图案，所述第三阻挡图案和所述第四阻挡图案中的每个包括在所述第一方向上延伸的线形形状，以及在所述第三阻挡图案和所述第四阻挡图案当中的彼此相邻的第三阻挡图案和第四阻挡图案中，所述第三阻挡图案的一部分在所述第二方向上与所述第四阻挡图案的一部分相对。5.如权利要求1所述的半导体器件，其中：所述第一阻挡结构包括在所述第一方向上排列并且彼此间隔开的内部阻挡图案，每个所述内部阻挡图案包括在所述第一方向上延伸的线形形状，以及在所述内部阻挡图案和所述第二阻挡图案当中的彼此相邻的内部阻挡图案和第二阻挡图案中，所述内部阻挡图案的一部分在所述第二方向上与所述第二阻挡图案的一部分相对。6.如权利要求1所述的半导体器件，进一步包括设置在所述第一阻挡结构的一端和所述第二阻挡结构的一端之间的第三阻挡结构，其中：所述第三阻挡结构包括水平图案，以及
每个所述水平图案包括在所述第二方向上延伸的线形形状。7.如权利要求6所述的半导体器件，其中所述水平图案在所述第二方向上具有与所述第一阻挡结构相对的端部。8.如权利要求6所述的半导体器件，其中所述水平图案中的任一个连接到所述第一阻挡图案和所述第二阻挡图案中的任一个。9.如权利要求1所述的半导体器件，其中，在彼此相邻的所述第一阻挡图案和所述第二阻挡图案中，所述第二阻挡图案在所述第一方向上的长度大于所述第一阻挡图案在所述第一方向上的长度。10.如权利要求1所述的半导体器件，进一步包括在所述垂直方向上穿透所述堆叠结构的分离结构，所述分离结构包括：彼此平行的第一主分离结构和第二主分离结构；以及在所述第一主分离结构和所述第二主分离结构之间的辅助分离结构，其中：所述第一阻挡结构和所述第二阻挡结构设置在所述第一主分离结构和所述第二主分离结构之间，以及所述辅助分离结构中的至少两个具有与所述堆叠结构的设置在所述第一阻挡结构和所述第二阻挡结构之间的区域相对的端部。11.如权利要求1所述的半导体器件，其中：所述水平层包括设置在第一水平的第一水平层和设置在高于所述第一水平的第二水平的第二水平层，所述第一水平层包括彼此间隔开的选择栅电极层和连接到所述选择栅电极层的第一绝缘水平层，所述第二水平层包括第一字线层和连接到所述第一字线层的第二绝缘水平层，所述第一字线层在所述垂直方向上与所述选择栅电极层重叠，所述第二绝缘水平层在所述垂直方向上与所述第一绝缘水平层重叠，以及所述贯穿接触插塞穿过所述第一绝缘水平层和所述第二绝缘水平层。12.如权利要求11所述的半导体器件，其中：所述第一水平层进一步包括设置在所述选择栅电极层和所述第一绝缘水平层之间的第一绝缘层，以及所述第二水平层进一步包括设置在所述第一字线层和所述第二绝缘水平层之间的第二绝缘层。13.如权利要求11所述的半导体器件，其中所述第一字线层和所述选择栅电极层中的第一选择栅电极层围绕每个所述第一阻挡图案的侧表面。14.如权利要求11所述的半导体器件，其中所述第一阻挡结构的一部分与所述第一绝缘水平层和所...

【专利技术属性】
技术研发人员：朴秀振，甘喜星，高秉柱，成贤柱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：