半导体器件和电子系统技术方案

一种半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。电路的第二字线。电路的第二字线。

【技术实现步骤摘要】
半导体器件和电子系统
[0001]相关申请的交叉引用
[0002]本申请要求于2020年9月28日在韩国知识产权局提交的第10
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2020
‑
0126370号韩国专利申请的权益，其公开内容通过引用整体并入本文。


[0003]本专利技术构思涉及一种半导体器件和/或包括半导体器件的电子系统，更具体地，涉及一种包括非易失性竖直存储器件的半导体器件和/或包括该半导体器件的电子系统。

技术介绍

[0004]用于存储数据的电子系统包括能够存储大量数据的半导体器件。因此，为了增加半导体器件的数据存储容量，已经提出了一种包括竖直存储器件的半导体器件，该竖直存储器件包括三维地布置的存储单元。

技术实现思路

[0005]本专利技术构思提供了一种半导体器件，该半导体器件具有可以有利于高集成密度和减小的平面尺寸的结构。即使当增加连接到存储单元的字线的堆叠数量和晶体管的数量以改进可以包括三维地布置的存储单元的半导体器件的集成密度时，该半导体器件也会抑制外围电路区所占据的面积的增加并且改进布线设计的自由度。
[0006]本专利技术构思还提供了一种包括半导体器件的电子系统，该半导体器件具有有利于高集成密度和减小的平面尺寸的结构。即使当增加连接到存储单元的字线的堆叠数量和晶体管的数量以改进可以包括三维地布置的存储单元的半导体器件的集成密度时，该半导体器件也可以不使外围电路区所占据的面积增加并且可以改进布线设计的自由度。
[0007]根据本专利技术构思的一些示例实施例，提供了一种半导体器件，该半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。
[0008]根据本专利技术构思的一些示例实施例，提供了一种半导体器件，该半导体器件包括：第一外围电路区，其包括第一外围电路衬底、多个下部电路和多条下部导线；单元区，其包括第一外围电路区上的单元衬底、单元衬底上的多条栅极线、连接到多条栅极线的多个导电焊盘区以及多个第一接合金属焊盘；以及第二外围电路区，其与第一外围电路区隔开，单元区在第一外围电路区与第二外围电路区之间，该第二外围电路区包括：(A)第二外围电路衬底、(B)多个上部电路、(C)多条上部导线、以及(D)接合到多个第一接合金属焊盘的多个第二接合金属焊盘。多条栅极线包括(A)连接到从多个下部电路中选择的第一下部电路的第一栅极线和(B)连接到从多个上部电路中选择的第一上部电路的第二栅极线。
[0009]根据本专利技术构思的一些示例实施例，提供了一种电子系统，其包括主衬底、主衬底上的半导体器件以及电连接到主衬底上的半导体器件的控制器电路。该半导体器件包括：第一外围电路区，其包括多个下部电路；第二外围电路区，其在竖直方向上与第一外围电路区隔开，该第二外围电路区包括多个上部电路；以及单元区，其包括多条字线，该单元区在竖直方向上在第一外围电路区与第二外围电路区之间。多条字线包括连接到从多个下部电路中选择的第一下部电路的第一字线和连接到从多个上部电路中选择的第一上部电路的第二字线。
附图说明
[0010]通过以下结合附图的详细描述，将更清楚地理解本专利技术构思的一些示例实施例，在附图中：
[0011]图1是根据一些示例实施例的半导体器件的框图；
[0012]图2是根据一些示例实施例的半导体器件的示意性透视图；
[0013]图3是根据一些示例实施例的半导体器件的存储单元阵列的等效电路图；
[0014]图4是根据一些示例实施例的半导体器件的部分区域的示意性平面视图；
[0015]图5A示出了根据一些示例实施例的半导体器件的单元区的一些组件的平面布局；
[0016]图5B是图5A所示的半导体器件的部分区域的截面视图；
[0017]图6A至图6D是根据一些示例实施例的半导体器件中包括的栅极介电膜的示例的详细截面视图；
[0018]图7是根据一些示例实施例的半导体器件的截面视图；
[0019]图8是根据一些示例实施例的半导体器件的截面视图；
[0020]图9是根据一些示例实施例的半导体器件的平面视图；
[0021]图10A示出了图9所示的第一存储单元块的部分区域中的组件的平面布局；
[0022]图10B是图9所示的第一存储单元块的部分区域中的组件的截面视图；
[0023]图11A示出了图9所示的第二存储单元块的部分区域中的组件的平面布局；
[0024]图11B和图11C是图9所示的第二存储单元块的部分区域中的组件的截面视图；
[0025]图12是根据一些示例实施例的包括半导体器件的电子系统的示意性视图；
[0026]图13是根据一些示例实施例的包括半导体器件的电子系统的示意性透视图；
[0027]图14是沿图13的线II
‑
II
’
截取的电子系统的组件的示意性截面视图；以及
[0028]图15A至图15G是根据一些示例实施例的制造半导体器件的方法的工艺顺序的截面视图。
具体实施方式
[0029]在下文中，将参考附图详细描述一些示例实施例。在附图中，相同的附图标记用于表示相同的元件，并且将省略对其的重复描述。
[0030]图1是根据一些示例实施例的半导体器件10的框图。
[0031]参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。存储单元阵列20可以包括多个存储单元块BLK1、BLK2、
……
和BLKp。多个存储单元块BLK1、BLK2、
……
和BLKp中的每个存储单元块可以包括多个存储单元。存储单元块BLK1、BLK2、
……
和BLKp可以通过
位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
[0032]外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36、控制逻辑器件38和公共源极线(CSL)驱动器39。外围电路30还可以包括被配置为生成在半导体器件10的操作期间所需/使用的各种电压的电压生成电路、被配置为校正从存储单元阵列20读取的数据中的误差的误差校正电路、以及I/O接口。
[0033]存储单元阵列20可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在存储单元阵列20中，多个存储单元块BLK1、BLK2、
……
和BLKp中包括的多个存储单元中的每个存储单元可以是或可以包括闪存单元。存储单元阵列20可以包括三维(3D)存储单元阵列。3D存储单元阵列可以包括多个NAND串，并且该多个NAND串中的每个NAND串本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一外围电路区，包括多个下部电路；第二外围电路区，在竖直方向上与所述第一外围电路区隔开，所述第二外围电路区包括多个上部电路；以及单元区，包括多条字线，所述单元区在所述竖直方向上在所述第一外围电路区与所述第二外围电路区之间，其中，所述多条字线包括连接到从所述多个下部电路中选择的第一下部电路的第一字线和连接到从所述多个上部电路中选择的第一上部电路的第二字线。2.根据权利要求1所述的半导体器件，其中，所述单元区还包括第一接合金属焊盘，所述第二外围电路区还包括第二接合金属焊盘，并且所述第二字线通过包括所述第一接合金属焊盘和所述第二接合金属焊盘的接合结构连接到所述第一上部电路。3.根据权利要求1所述的半导体器件，其中，所述单元区还包括单元衬底，所述单元衬底在所述多条字线与所述第一外围电路区之间，并且所述第一字线通过穿过所述单元衬底的接触插塞连接到所述第一下部电路。4.根据权利要求1所述的半导体器件，其中，所述第一外围电路区包括多个第一晶体管，所述第二外围电路区包括多个第二晶体管，并且所述多个第一晶体管中的每个第一晶体管的操作电压不同于所述多个第二晶体管中的每个第二晶体管的操作电压。5.根据权利要求1所述的半导体器件，其中，所述单元区还包括多条位线，所述多条位线在所述多条字线与所述第二外围电路区之间，并且所述多条位线包括连接到从所述多个下部电路中选择的第二下部电路的第一位线和连接到从所述多个上部电路中选择的第二上部电路的第二位线。6.根据权利要求1所述的半导体器件，其中，所述单元区包括第一存储单元块和第二存储单元块，所述第一存储单元块包括第一结构，所述第二存储单元块包括不同于所述第一结构的第二结构，所述第一结构在横向方向上与所述第二结构隔开，所述第一存储单元块包括第一栅堆叠，所述第一栅堆叠包括连接到从所述多个下部电路中选择的至少一个下部电路的至少一条第一栅极线，并且所述第二存储单元块包括第二栅堆叠，所述第二栅堆叠包括连接到从所述多个上部电路中选择的至少一个上部电路的至少一条第二栅极线。7.根据权利要求1所述的半导体器件，其中，所述单元区还包括多个存储单元块和多个第一接合金属焊盘，所述多个存储单元块中的每个存储单元块包括包含多条栅极线的栅堆叠，所述第二外围电路区还包括多个第二接合金属焊盘，从所述多个存储单元块中选择的第一存储单元块中包括的多条栅极线中的每条栅极线通过包括穿过所述多条栅极线中的至少一条栅极线的接触插塞的接触结构连接到所述第一外围电路区，并且从所述多个存储单元块中选择的第二存储单元块中包括的多条栅极线中的每条栅极
线通过包括所述多个第一接合金属焊盘和所述多个第二接合金属焊盘的多个接合结构连接到所述第二外围电路区。8.根据权利要求1所述的半导体器件，其中，所述单元区包括：导电板，在所述第一外围电路区与所述多条字线之间；以及公共源极线接触插塞，在所述竖直方向上从所述导电板朝向所述第二外围电路区延伸，所述公共源极线接触插塞连接到从所述多个上部电路中选择的一个上部电路。9.根据权利要求1所述的半导体器件，其中，所述单元区还包括连接接触插塞，所述连接接触插塞在横向方向上与所述多条字线隔开的位置处沿所述竖直方向延伸，所述连接接触插塞的一端连接到从所述多个上部电路中选择的一个上部电路，并且所述连接接触插塞的另一端延伸到所述第一外围电路区中并且连接到从所述多个下部电路中选择的一个下部电路。10.一种半导体器件，包括：第一外围电路区，包括第一外围电路衬底、多个下部电路和多条下部导线；单元区，包括所述第一外围电路区上的单元衬底、所述单元衬底上的多条栅极线、连接到所述多条栅极线的多个导电焊盘区、以及多个第一接合金属焊盘；以及第二外围电路区，与所述第一外围电路区隔开，所述单元区在所述第一外围电路区与所述第二外围电路区之间，所述第二外围电路区包括(A)第二外围电路衬底、(B)多个上部电路、(C)多条上部导线、以及(D)接合到所述多个第一接合金属焊盘的多个第二接合金属焊盘，其中，所述多条栅极线包括(A)连接到从所述多个下部电路中选择的第一下部电路的第一栅极线、以及(B)连接到从所述多个上部电路中选择的第一上部电路的第二栅极线。11.根据权利要求10所述的半导体器件，其中，所述单元区还包括在竖直方向上从第一导电焊盘区朝向所述第二外围电路区延伸的接触插塞，所述第一导电焊盘区是从所述多个导电焊盘区中选择的，并且所述第二栅极线通过所述第一导电焊盘区、所述接触插塞和从所述多个第一接合金属焊盘中选择...

【专利技术属性】
技术研发人员：金智源，安在昊，黄盛珉，任峻成，成锡江，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：