半导体器件及其制造方法技术

本申请涉及半导体器件及其制造方法。一种半导体器件包括：多个有源层，在垂直于衬底的第一方向上堆叠并且在与第一方向相交的第二方向上横向取向；多个位线，每个位线耦接到每个有源层的一侧并且在与第一方向和第二方向相交的方向上横向取向；多个电容器，每个电容器耦接到每个有源层的另一侧；以及字线，垂直取向在第一方向上穿过有源层。取向在第一方向上穿过有源层。取向在第一方向上穿过有源层。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2020年10月16日提交的韩国专利申请第10
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2020
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0134490号的优先权，其整体内容通过引用合并于此。


[0003]本专利技术的各实施方式涉及半导体器件，更具体地，涉及包括存储单元堆叠体的半导体器件以及制造该半导体器件的方法。

技术介绍

[0004]近来，为了增加存储器件的净裸片(die)，存储单元的尺寸不断缩小。
[0005]随着存储单元的尺寸变得更小，寄生电容Cb应该减小并且电容应该增大。然而，由于存储单元的结构限制，很难增加净裸片。

技术实现思路

[0006]本专利技术的实施方式涉及包括高度集成的存储单元的半导体器件和用于制造该半导体器件的方法。
[0007]根据本专利技术的一个实施方式，一种半导体器件包括：多个有源层，在垂直于衬底的第一方向上堆叠并且在与第一方向相交的第二方向上横向取向；多个位线，每个位线耦接到每个有源层的一侧并且在与第一方向和第二方向相交的方向上横向取向；多个电容器，每个电容器耦接到每个有源层的另一侧；以及字线，垂直取向在第一方向上穿过有源层。
[0008]根据本专利技术的另一实施方式，一种用于制造半导体器件的方法包括：在衬底上形成刻蚀停止层；在刻蚀停止层上形成其中介电层和半导体层交替堆叠的模堆叠体；通过刻蚀模堆叠体形成第一沟槽；通过第一沟槽使半导体层的一侧凹陷以在介电层之间形成第一凹陷部；在第一凹陷部中形成横向取向的位线；在与位线相交的方向上刻蚀模堆叠体以形成将模堆叠体划分为多个线型堆叠体的第二沟槽；以及形成通过线型堆叠体的垂直取向的字线。
[0009]根据本专利技术的又一实施方式，一种用于制造半导体器件的方法包括：制备包括外围电路的衬底；在衬底上形成其中介电层和有源层交替堆叠的模堆叠体；将有源层的一侧替换为横向取向的位线；形成将模堆叠体划分为多个线型堆叠体的隔离层；形成穿过有源层的垂直取向的字线；以及形成耦接到有源层的另一侧的横向取向的电容器。
[0010]根据附图和详细描述，这些和其他特征和优点将变得更好理解。
附图说明
[0011]图1是根据本专利技术的实施方式的半导体器件的示意性透视图。
[0012]图2是半导体器件的布局。
[0013]图3是沿图2的线A
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A
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和B
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B
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截取的横截面视图。
[0014]图为4A至图18B示出了根据本专利技术的实施方式的用于制造半导体器件的方法。
[0015]图19是根据本专利技术的另一实施方式的半导体器件的布局。
具体实施方式
[0016]下文将参照附图更详细地描述本专利技术的各实施方式。然而，本专利技术可以以不同形式实施，并且不应被解释为限于此处阐述的实施方式。相反，这些实施方式被提供以使得本公开内容将是详尽的和完整的，并且将向本领域技术人员全面传达本专利技术的范围。在本公开内容通篇中，贯穿于本专利技术的各个附图和实施方式，相同的附图标记表示相同的部件。
[0017]附图不一定依据比例，并且在某些情况下，比例可以被夸大，以便清楚地示出实施方式的特征。当第一层被称为在第二层“上”或者在衬底“上”时，不仅意指第一层直接在第二层或衬底上形成的情况，还意指在第一层与第二层或衬底之间存在第三层的情况。
[0018]在本专利技术的以下实施方式中，存储单元可以垂直堆叠以增大存储单元密度并且减小寄生电容。
[0019]图1是根据本专利技术的实施方式的半导体器件100的示意性透视图。图2是半导体器件100的布局。图3示出了沿图2中所示的线A
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A
’
和B
‑
B
’
截取的横截面视图。
[0020]参照图1至图3，半导体器件100可以包括衬底LS和多个存储单元堆叠体，例如，形成在衬底LS上的存储单元堆叠体MCS1和MCS2。存储单元堆叠体MCS1和MCS2可以在与衬底LS垂直的第一方向D1上取向。衬底LS可以在第二方向D2和第三方向D3限定的平面中延伸。存储单元堆叠体MCS1和MCS2可以垂直于衬底LS的平面取向。存储单元堆叠体MCS1和MCS2可以在第一方向D1上从衬底LS垂直向上取向。如图3中所示，存储单元堆叠体MCS1和MCS2可以位于EST刻蚀停止层上。存储单元堆叠体MCS1和MCS2可以包括存储单元MC的三维阵列。存储单元堆叠体MCS1和MCS2中的每个可以包括多个存储单元MC。存储单元堆叠体MCS1和MCS2的每个存储单元MC可以包括位线BL、晶体管TR、电容器CAP和板线PL。晶体管TR和电容器CAP可以在第二方向D2上横向取向。每个存储单元MC还可以包括字线WL。字线WL可以在第一方向D1上垂直取向。位线BL可以在第三方向D3上横向取向。在每个存储单元MC中，位线BL、晶体管TR、电容器CAP和板线PL可以在第二方向D2上设置成横向布置。存储单元堆叠体MCS1和MCS2可被称为存储单元阵列。存储单元堆叠体MCS1和MCS2可以包括动态随机存取存储器(DRAM)存储单元阵列。根据本专利技术的另一实施方式，存储单元堆叠体MCS1和MCS2可以包括相变随机存取存储器(PCRAM)、电阻随机存取存储器(RERAM)、以及磁随机存取存储器(MRAM)等。电容器CAP可以用其他存储元件来替代。
[0021]衬底LS可由适合半导体加工的任何材料制成。衬底LS可以包括导电材料、介电材料和半导体材料中的至少之一。可以在衬底LS上形成各种材料。衬底LS可以包括半导体衬底。衬底LS可以由含硅材料形成。衬底LS可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或者它们的多个层。衬底LS还可以包括其他半导体材料，诸如锗。衬底LS可以包括III/V族半导体衬底，例如化合物半导体衬底，诸如砷化镓(GaAs)。衬底LS可以包括绝缘体上硅(SOI)衬底。
[0022]衬底LS可以包括外围电路(未示出)。外围电路可以包括用于控制存储单元堆叠体MCS1和MCS2的多个控制电路。外围电路的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或者它们的组合。外围电路的至少一个控制电路可以包括地址解码器电
路、读取电路和写入电路。外围电路的至少一个控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、掩埋栅极晶体管、鳍式沟道晶体管(FinFET)等。
[0023]例如，外围电路的至少一个控制电路可以电连接到位线BL。外围电路可以包括感测放大器SA，并且感测放大器SA可以电连接到位线。尽管没有示出，但是多级金属线MLM可以位于存储单元堆叠体MCS1和MCS2与衬底LS之间。外围电路和位线BL可以通过多级金属线MLM彼此耦接。
[0024]位线BL可以在与衬底LS的上表面平行的第三方向D3上延伸。位线BL可以与衬底LS间隔开而横向取向。位线BL可被称为横向取向位线。位线B本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多个有源层，在垂直于衬底的第一方向上堆叠并且在与所述第一方向相交的第二方向上横向取向；多个位线，每个位线耦接到每个有源层的一侧并且在与所述第一方向和所述第二方向相交的方向上横向取向；多个电容器，每个电容器耦接到每个有源层的另一侧；以及字线，垂直取向地在第一方向上穿过所述有源层。2.根据权利要求1所述的半导体器件，其中，所述有源层包括：有源层主体，在所述第二方向上取向；以及突起，自所述有源层主体在所述第二方向上延伸。3.根据权利要求2所述的半导体器件，其中，每个突起相比于所述有源层主体而具有较小宽度。4.根据权利要求1所述的半导体器件，其中，所述有源层、所述位线和所述电容器位于同一水平处。5.根据权利要求1所述的半导体器件，其中，每个电容器包括：筒形的存储节点，耦接到每个有源层的另一侧：在所述存储节点上的介电层；以及在所述介电层上的板节点，其中所述筒形的存储节点在所述第二方向上横向取向。6.根据权利要求5所述的半导体器件，还包括：板线，共同耦接到所述电容器的板节点，其中，所述板线在所述第一方向上垂直取向。7.根据权利要求1所述的半导体器件，还包括：栅极介电层，在所述有源层和所述字线之间。8.根据权利要求1所述的半导体器件，还包括：第一杂质区，在所述有源层的一侧和所述位线之间；以及第二杂质区，在所述有源层的另一侧和所述电容器之间。9.根据权利要求1所述的半导体器件，其中，所述衬底包括至少一个外围电路。10.一种用于制造半导体器件的方法，包括：在衬底上形成刻蚀停止层；在所述刻蚀停止层上形成其中介电层和半导体层交替堆叠的模堆叠体；通过刻蚀所述模堆叠体形成第一沟槽；通过所述第一沟槽使所述半导体层的一侧凹陷以在所述介电层之间形成第一凹陷部；在所述第一凹陷部中形成横向取向的位线；在与所述位线相交的方向上刻蚀所述模堆叠体以形成第二沟槽，所述第二沟槽将所述模堆叠体划分为多个线型堆叠体；以及形成通过所述线型堆叠体的垂直取向的字线。11.根据权利要求10所述的方法，其中，所述半导体层包括多晶硅。12.根据权利要求10所述的方法，还包括...

【专利技术属性】
技术研发人员：金承焕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：