半导体器件、半导体结构及其形成方法技术

本公开提供一种半导体器件、半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底，并在衬底上形成牺牲层；对牺牲层进行图案化处理，以在牺牲层中形成并排分布的沟槽及通孔；形成覆盖沟槽侧壁及通孔侧壁的绝缘层；在沟槽及通孔内依次形成导电层和钝化层，以在沟槽内形成位线结构；去除位于通孔内的钝化层，以在通孔内形成电容接触结构。本公开的半导体结构的形成方法可避免结构异常，提高器件良率。高器件良率。高器件良率。

【技术实现步骤摘要】
半导体器件、半导体结构及其形成方法


[0001]本公开涉及半导体
，具体而言，涉及一种半导体器件、半 导体结构及其形成方法。

技术介绍

[0002]动态随机存储器(Dynamic Random Access Memory，DRAM)因具 有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平 板电脑等移动设备中。
[0003]现有动态随机存储器包括位元线及与位元线交替设置的电容接触窗 口，但是在形成位元线及电容接触窗口时，受制备工艺影响，易出现结 构异常，器件良率较低。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公 开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现 有技术的信息。

技术实现思路

[0005]本公开的目的在于克服上述现有技术中的不足，提供一种半导体器 件、半导体结构及其形成方法，可避免结构异常，提高器件良率。
[0006]根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
[0007]提供衬底，并在所述衬底上形成牺牲层；
[0008]对所述牺牲层进行图案化处理，以在所述牺牲层中形成并排分布的 沟槽及通孔；
[0009]形成覆盖所述沟槽侧壁及所述通孔侧壁的绝缘层；
[0010]在所述沟槽及所述通孔内依次形成导电层和钝化层，以在所述沟槽 内形成位线结构；
[0011]去除位于所述通孔内的所述钝化层，以在所述通孔内形成电容接触 结构。
[0012]在本公开的一种示例性实施例中，所述沟槽侧壁的绝缘层与所述通 孔侧壁的绝缘层通过所述牺牲层隔开。
[0013]在本公开的一种示例性实施例中，在所述沟槽及所述通孔内依次形 成导电层和钝化层，包括：
[0014]在所述沟槽和所述通孔露出的所述衬底的表面形成第一导电层；
[0015]在所述第一导电层背离所述衬底的表面形成第二导电层，所述第二 导电层的顶表面低于所述牺牲层的顶表面；
[0016]在所述第二导电层背离所述衬底的表面形成钝化层，所述钝化层的 顶表面与所述牺牲层的顶表面齐平。
[0017]在本公开的一种示例性实施例中，所述形成方法还包括：
[0018]在形成所述钝化层后，去除所述牺牲层，以形成隔离间隙；
[0019]形成覆盖所述隔离间隙的介质层。
[0020]在本公开的一种示例性实施例中，所述通孔为多个，各所述通孔分 布于所述沟槽两侧，并沿所述沟槽的延伸方向间隔设置；各所述通孔中 均形成有所述电容接触结构，各
所述沟槽中均形成有所述位线结构。
[0021]在本公开的一种示例性实施例中，所述隔离间隙包括相邻两个所述 电容接触结构之间的第一间隙，以及位于所述位线结构及与之相邻的电 容接触结构之间的第二间隙；所述形成覆盖所述隔离间隙的介质层，包 括：
[0022]控制所述介质层的沉积速率沉积覆盖所述隔离间隙的介质层，以对 所述第二间隙进行快速封口并形成气隙，所述气隙的顶表面不超过所述 位线结构的顶表面。
[0023]根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
[0024]提供衬底，并在所述衬底上形成牺牲层；
[0025]对所述牺牲层进行图案化处理，以形成并排分布的第一牺牲结构及 第二牺牲结构；
[0026]形成覆盖所述第一牺牲结构侧壁及所述第二牺牲结构侧壁的绝缘 层；
[0027]去除所述第一牺牲结构以形成沟槽，去除所述第二牺牲结构以形成 通孔；
[0028]在所述沟槽和所述通孔内依次形成导电层和钝化层，以在所述沟槽 内形成位线结构；
[0029]去除位于所述通孔内的所述钝化层，以形成电容接触结构。
[0030]在本公开的一种示例性实施例中，所述第一牺牲结构的侧壁的绝缘 层与所述第二牺牲结构的侧壁的绝缘层接触连接。
[0031]在本公开的一种示例性实施例中，在所述沟槽及所述通孔内依次形 成导电层和钝化层，包括：
[0032]在所述沟槽和所述通孔露出的所述衬底的表面形成第一导电层；
[0033]在所述第一导电层背离所述衬底的表面形成第二导电层，所述第二 导电层的顶表面低于所述牺牲层的顶表面；
[0034]在所述第二导电层背离所述衬底的表面形成钝化层，所述钝化层的 顶表面与所述牺牲层的顶表面齐平。
[0035]在本公开的一种示例性实施例中，所述第一牺牲结构及第二牺牲结 构之间具有隔离间隙，在形成覆盖所述第一牺牲结构侧壁及所述第二牺 牲结构侧壁的绝缘层之后，所述形成方法还包括：
[0036]在所述隔离间隙沉积填充层。
[0037]在本公开的一种示例性实施例中，所述第二牺牲结构为多个，各所 述第二牺牲结构分布于所述第一牺牲结构两侧，并沿所述第一牺牲结构 的延伸方向间隔设置。
[0038]在本公开的一种示例性实施例中，所述隔离间隙包括相邻两个所述 电容接触结构之间的第一间隙，以及相邻位线结构和电容接触结构之间 的第二间隙；在所述沟槽和所述通孔内形成导电层和钝化层之后，还包 括：
[0039]去除所述填充层以暴露所述隔离间隙；
[0040]控制沉积速率形成覆盖所述隔离间隙的介质层，以对所述第二间隙 进行快速封口并形成气隙，所述气隙的顶表面不超过所述位线结构的顶 表面。
[0041]根据本公开的一个方面，提供一种半导体结构，所述半导体结构由 上述任意一项所述的半导体结构的形成方法形成。
[0042]根据本公开的一个方面，提供一种半导体器件，所述半导体器件包 括上述任意一
项所述的半导体结构，以及与所述电容接触结构接触连接 的电容器。
[0043]本公开的半导体器件、半导体结构及其形成方法，可通过绝缘层对 位线结构及电容接触结构的两侧进行绝缘保护，防止位线结构和电容接 触结构与其他结构接触，降低器件的短路风险。此外，电容接触结构与 位线结构可通过相同的制备工艺同时形成，避免对电容接触结构和位线 结构分次制备所造成的电容接触结构对不准的问题，且在制备过程中， 位线结构形成于沟槽内，电容接触结构形成于通孔内，两者的位置已预 先定义好，因而，形成的电容接触结构不会发生偏移，可降低结构异常 发生的可能性，提高器件良率。
[0044]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解 释性的，并不能限制本公开。
附图说明
[0045]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合 本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见 地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技 术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得 其他的附图。
[0046]图1为相关技术中半导体结构的结构示意图。
[0047]图2为本公开第一种实施方式半导体结构的形成方法的流程图。
[0048]图3为本公开第二种实施方式本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，并在所述衬底上形成牺牲层；对所述牺牲层进行图案化处理，以在所述牺牲层中形成并排分布的沟槽及通孔；形成覆盖所述沟槽侧壁及所述通孔侧壁的绝缘层；在所述沟槽及所述通孔内依次形成导电层和钝化层，以在所述沟槽内形成位线结构；去除位于所述通孔内的所述钝化层，以在所述通孔内形成电容接触结构。2.根据权利要求1所述的形成方法，其特征在于，所述沟槽侧壁的绝缘层与所述通孔侧壁的绝缘层通过所述牺牲层隔开。3.根据权利要求1所述的形成方法，其特征在于，在所述沟槽及所述通孔内依次形成导电层和钝化层，包括：在所述沟槽和所述通孔露出的所述衬底的表面形成第一导电层；在所述第一导电层背离所述衬底的表面形成第二导电层，所述第二导电层的顶表面低于所述牺牲层的顶表面；在所述第二导电层背离所述衬底的表面形成钝化层，所述钝化层的顶表面与所述牺牲层的顶表面齐平。4.根据权利要求1-3任一项所述的形成方法，其特征在于，所述形成方法还包括：在形成所述钝化层后，去除所述牺牲层，以形成隔离间隙；形成覆盖所述隔离间隙的介质层。5.根据权利要求4所述的形成方法，其特征在于，所述通孔为多个，各所述通孔分布于所述沟槽两侧，并沿所述沟槽的延伸方向间隔设置；各所述通孔中均形成有所述电容接触结构，各所述沟槽中均形成有所述位线结构。6.根据权利要求5所述的形成方法，其特征在于，所述隔离间隙包括相邻两个所述电容接触结构之间的第一间隙，以及位于所述位线结构及与之相邻的电容接触结构之间的第二间隙；所述形成覆盖所述隔离间隙的介质层，包括：控制所述介质层的沉积速率沉积覆盖所述隔离间隙的介质层，以对所述第二间隙进行快速封口并形成气隙，所述气隙的顶表面不超过所述位线结构的顶表面。7.一种半导体结构的形成方法，其特征在于，包括：提供衬底，并在所述衬底上形成牺牲层；对所述牺牲层进行图案化处理，以形成并排分布的第一牺牲结构及第二牺牲结构；形成覆盖所述第一牺牲结构侧壁及所述第...

【专利技术属性】
技术研发人员：吴秉桓，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：