存储单元和具有该存储单元的半导体器件制造技术

本公开提供了一种半导体器件，包括：存储单元阵列，其包括在基体衬底上竖直层叠的多个存储单元，其中，每个存储单元包括：位线，其相对于基体衬底竖直地取向；电容器，其与位线横向地间隔开；有源层，其在位线与电容器之间横向地取向；字线，其位于有源层的上表面和下表面中的任一个上，并在与有源层交叉的方向上横向地延伸；以及位线放电部分，其耦接到位线。其耦接到位线。其耦接到位线。

【技术实现步骤摘要】
存储单元和具有该存储单元的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年10月15日提交的申请号为10
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2020
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0133521的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本专利技术的各种实施例涉及一种半导体器件，并且更具体地，涉及一种存储单元以及包括该存储单元的半导体器件。

技术介绍

[0004]近来，为了增加存储器件的净裸片(net die)，已经不断地减小了存储单元的尺寸。随着存储单元的尺寸变得更精细，必须减小寄生电容并且必须增大电容，但是由于存储单元的结构限制而难以使净裸片增加。

技术实现思路

[0005]本专利技术的实施例涉及高度集成的存储单元以及包括该高度集成的存储单元的半导体器件。
[0006]根据本专利技术的一个实施例，一种半导体器件包括：存储单元阵列，其包括在基体衬底上竖直层叠的多个存储单元，其中，每个所述存储单元包括：位线，其相对于所述基体衬底竖直地取向；电容器，其与所述位线横向地间隔开；有源层，其在所述位线与所述电容器之间横向地取向；字线，其位于所述有源层的上表面和下表面中的任何一个上，并在与所述有源层交叉的方向上横向地延伸；以及位线放电部分，其耦接到所述位线。
[0007]根据本专利技术的另一实施例，一种半导体器件包括：基体衬底；存储单元阵列，其包括相对于所述基体衬底竖直取向的位线；外围电路部分，其位于比所述存储单元阵列高的水平处；位线放电部分，其位于比所述存储单元阵列低的水平处并且耦接到所述位线；以及接合焊盘，其将所述存储单元阵列的所述位线与所述外围电路部分彼此耦接，其中，所述位线放电部分与所述基体衬底间隔开。
[0008]根据本专利技术的又一实施例，一种半导体器件包括：基体衬底；存储单元阵列，其包括相对于所述基体衬底竖直取向的位线；外围电路部分，其位于比所述存储单元阵列高的水平处；位线放电部分，其位于比所述存储单元阵列低的水平处并且耦接到所述位线；以及接合焊盘，其将所述存储单元阵列的所述位线与所述外围电路部分彼此耦接，其中，所述位线放电部分接触所述基体衬底。
附图说明
[0009]图1是示出根据本专利技术实施例的半导体器件的截面图。
[0010]图2是示出根据本专利技术另一实施例的半导体器件的截面图。
[0011]图3是示出根据本专利技术另一实施例的半导体器件的截面图。
[0012]图4A和图4B是示出根据本专利技术的其他实施例的半导体器件400和半导体器件401的截面图。
具体实施方式
[0013]下面将参考附图更详细地描述本专利技术的各种实施例。然而，本专利技术可以以不同的形式实施，并且不应被解释为限于本文阐述的实施例。而是，提供这些实施例以使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本专利技术的范围。贯穿本公开，在本专利技术的各个附图和实施例中，相同的附图标记指代相同的部分。
[0014]附图不一定按比例绘制，并且在某些情况下，比例可能已被放大，以清楚地示出实施例的特征。当第一层被提及在“第二层上”或“在衬底上”时，不仅指第一层直接形成在第二层或衬底上的情况，而且还指在第一层与第二层或衬底之间存在第三层的情况。在下文中，将参考附图详细描述本专利技术的各种实施例。
[0015]在本专利技术的以下实施例中，可以使存储单元在竖直方向上层叠以增大存储单元的密度并减小寄生电容。
[0016]在实现3维(3D)动态随机存取存储器(DRAM)单元阵列时，可以通过其中使外围电路部分置于比存储单元阵列低的水平处的单元下外围电路(peripheral circuit under cell，PUC)结构来提高存储单元的密度。
[0017]根据本专利技术的以下实施例，通过位线形成放电路径以使晶体管的浮体(floating body)效应最小化。因此，可以使晶体管的特性最大化。
[0018]图1是示出根据本专利技术实施例的半导体器件的截面图。
[0019]参考图1，半导体器件100可以包括基体衬底BS，并且存储单元阵列MCA可以形成在基体衬底(body substrate)BS的上部部分中。存储单元阵列MCA可以垂直于基体衬底BS取向。基体衬底BS可以包括平面，并且存储单元阵列MCA可以垂直于基体衬底BS的平面取向。存储单元阵列MCA可以在第一方向D1上从基体衬底BS起竖直向上地取向。存储单元阵列MCA可以包括存储单元MC的三维阵列。存储单元阵列MCA可以包括多个存储单元MC。例如，存储单元阵列MCA的存储单元MC可以在第一方向D1上竖直地取向。在本公开中，竖直方向可以包括字面意义上的竖直方向和第一方向D1。
[0020]存储单元阵列MCA的每个存储单元MC可以包括位线BL、晶体管TR、电容器CAP和极板线(plate line)PL。晶体管TR和电容器CAP可以在第二方向D2上横向地取向。每个存储单元MC可以进一步包括字线WL，并且字线WL可以在第三方向D3上延长。在各个存储单元MC中，位线BL、晶体管TR、电容器CAP和极板线PL可以沿着第二方向D2横向地布置。存储单元阵列MCA可以包括DRAM存储单元阵列。根据本专利技术的另一实施例，存储单元阵列MCA可以包括PCRAM、RERAM和MRAM等，并且电容器CAP可以被其他的存储元件代替。
[0021]基体衬底BS可以是适合于半导体加工的材料。基体衬底BS可以包括导电材料、电介质材料和半导体材料中的至少一种。可以在基体衬底BS的上部部分中形成各种材料。基体衬底BS可以包括半导体衬底。基体衬底BS可以由含硅材料形成。基体衬底BS可以包括硅、单晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、碳掺杂的硅、它们的组合或它们的多层。基体衬底BS可以包括诸如锗的其他半导体材料。基体衬底BS可以包括第III/V族半导体衬底，例如，诸如GaAs的化合物半导体衬底。基体衬底BS可以包括绝缘体上硅(SOI)衬底。
[0022]半导体器件100可以进一步包括外围电路部分PC。外围电路部分PC可以位于比存储单元阵列MCA高的水平处。外围电路部分PC可以包括多个控制电路PTR，并且控制电路PTR可以控制存储单元阵列MCA。外围电路部分PC可以进一步包括与控制电路PTR耦接的多级金属线MLM。外围电路部分PC的控制电路PTR可以包括N沟道晶体管、P沟道晶体管、CMOS电路或它们的组合。外围电路部分PC的控制电路PTR可以包括地址解码器电路、读取电路和写入电路。外围电路部分PC的控制电路PTR可以包括平面沟道晶体管、凹入式沟道晶体管、掩埋栅型晶体管和鳍式沟道晶体管(FinFET)等。
[0023]外围电路部分PC的控制电路PTR可以包括感测放大器和字线驱动器等。感测放大器可以电连接到位线BL，并且字线驱动器可以电连接到字线WL。外围电路部分PC可以进一步包括多级金属线MLM，并且多级金属线MLM可以位于控制电路PTR与存储单元阵列MCA之间。
[0024]存储单元阵列MCA可以包括至少本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：存储单元阵列，其包括在基体衬底上竖直层叠的多个存储单元，其中，每个所述存储单元包括：位线，其相对于所述基体衬底竖直地取向；电容器，其与所述位线横向地间隔开；有源层，其在所述位线与所述电容器之间横向地取向；字线，其位于所述有源层的上表面和下表面中的任何一个上，并在与所述有源层交叉的方向上横向地延伸；和位线放电部分，其耦接到所述位线。2.根据权利要求1所述的半导体器件，其中，所述位线放电部分位于所述位线与所述基体衬底之间。3.根据权利要求1所述的半导体器件，其中，所述位线放电部分包括导电材料或半导体材料。4.根据权利要求1所述的半导体器件，其中，所述位线放电部分直接接触所述基体衬底。5.根据权利要求1所述的半导体器件，其中，所述位线放电部分与所述基体衬底间隔开。6.根据权利要求1所述的半导体器件，还包括至少一个控制电路，所述控制电路位于比所述存储单元阵列高的水平处并且控制所述存储单元阵列。7.根据权利要求1所述的半导体器件，其中，所述存储器单元阵列为动态随机存取存储器(DRAM)单元阵列的一部分。8.根据权利要求1所述的半导体器件，其中，所述有源层包括单晶硅、多晶硅、非晶硅、锗硅、铟镓锌氧化物(IGZO)、MoS2或WS2。9.一种半导体器件，包括：基体衬底；存储单元阵列，其包括相对于所述基体衬底竖直取向的位线；外围电路部分，其位于比所述存储单元阵列高的水平处；位线放电部分，其位于比所述存储单元阵列低的水平处并且耦接到所述位线；和接合焊盘，其将所述存储单元阵列的所述位线与所述外围电路部分彼此耦接，其中，所述位线放电部分与所述基体衬底间隔开。10.根据权利要求9所述的半导体器件，其中，所述位线放电部分位于所述位线与所述基体衬底之间。11.根据权利要求9所述的半导体器件，其中，所述位线放电部分包括导电材料或半导体材料。...

【专利技术属性】
技术研发人员：柳丞昱，李起洪，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：