存储单元和具有该存储单元的半导体器件制造技术

本公开提供了一种半导体器件，包括：存储单元阵列，其包括在基体衬底上竖直层叠的多个存储单元，其中，每个存储单元包括：位线，其相对于基体衬底竖直地取向；电容器，其与位线横向地间隔开；有源层，其在位线与电容器之间横向地取向；字线，其位于有源层的上表面和下表面中的任一个上，并在与有源层交叉的方向上横向地延伸；以及位线放电部分，其耦接到位线。其耦接到位线。其耦接到位线。

【技术实现步骤摘要】
存储单元和具有该存储单元的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年10月15日提交的申请号为10
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2020
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0133521的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本专利技术的各种实施例涉及一种半导体器件，并且更具体地，涉及一种存储单元以及包括该存储单元的半导体器件。

技术介绍

[0004]近来，为了增加存储器件的净裸片(net die)，已经不断地减小了存储单元的尺寸。随着存储单元的尺寸变得更精细，必须减小寄生电容并且必须增大电容，但是由于存储单元的结构限制而难以使净裸片增加。

技术实现思路

[0005]本专利技术的实施例涉及高度集成的存储单元以及包括该高度集成的存储单元的半导体器件。
[0006]根据本专利技术的一个实施例，一种半导体器件包括：存储单元阵列，其包括在基体衬底上竖直层叠的多个存储单元，其中，每个所述存储单元包括：位线，其相对于所述基体衬底竖直地取向；电容器，其与所述位线横向地间隔开；有源本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：存储单元阵列，其包括在基体衬底上竖直层叠的多个存储单元，其中，每个所述存储单元包括：位线，其相对于所述基体衬底竖直地取向；电容器，其与所述位线横向地间隔开；有源层，其在所述位线与所述电容器之间横向地取向；字线，其位于所述有源层的上表面和下表面中的任何一个上，并在与所述有源层交叉的方向上横向地延伸；和位线放电部分，其耦接到所述位线。2.根据权利要求1所述的半导体器件，其中，所述位线放电部分位于所述位线与所述基体衬底之间。3.根据权利要求1所述的半导体器件，其中，所述位线放电部分包括导电材料或半导体材料。4.根据权利要求1所述的半导体器件，其中，所述位线放电部分直接接触所述基体衬底。5.根据权利要求1所述的半导体器件，其中，所述位线放电部分与所述基体衬底间隔开。6.根据权利要求1所述的半导体器件，还包括至少一个控制电路，所述控制电路位于比所述存储单元阵列高的水平处并且控制所述存储单元阵列。7.根据权利要求1所述的半导体器件，其中，所述存储器单元阵列为动态随机存取存储器(DRAM)单元阵列的一部分。8.根据权利要求1所述的半导体器件，其中，所述有源层包括单晶硅、多晶硅、非晶硅、锗硅、铟镓锌氧化物(IGZO)、MoS2或WS2。9.一种半导体器件，包括：基体衬底；存储单元阵列，其包括相对于所述基体衬底竖直取向的位线；外围电路部分，其位于比所述存储单元阵列高的水平处；位线放电部分，其位于比所述存储单元阵列低的水平处并且耦接到所述位线；和接合焊盘，其将所述存储单元阵列的所述位线与所述外围电路部分彼此耦接，其中，所述位线放电部分与所述基体衬底间隔开。10.根据权利要求9所述的半导体器件，其中，所述位线放电部分位于所述位线与所述基体衬底之间。11.根据权利要求9所述的半导体器件，其中，所述位线放电部分包括导电材料或半导体材料。...

【专利技术属性】
技术研发人员：柳丞昱，李起洪，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：