一种堆叠式器件制造技术

本申请涉及集成电路技术领域，公开了一种堆叠式器件。该堆叠式器件包括：第一晶圆，第一晶圆包括第一电路；第二晶圆，第二晶圆包括第二电路；第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；或，第一电路包括可配置逻辑电路、专用SRAM存储器、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；其中，第一晶圆和第二晶圆层叠连接设置，组成堆叠式器件。通过上述方式，能够提升制作堆叠式器件的产品良率，降低对堆叠式器件的最大曝光面积的要求，且单个堆叠式器件的晶圆的成本降低，进而降低堆叠式器件的开发成本，缩短开发周期。缩短开发周期。缩短开发周期。

【技术实现步骤摘要】
一种堆叠式器件


[0001]本申请涉及集成电路
，特别是涉及一种堆叠式器件。

技术介绍

[0002]随着半导体技术朝着深亚微米乃至纳米方向的飞速发展，IC设计者将越来越多且功能复杂的系统集成在单颗芯片上，以实现尺寸更小、带宽更高、功能更加强大的电子系统。
[0003]如，微控制单元本身作为一种通用芯片，因应用场景需求不同，则需要不同控制功能版本的芯片，以达到降低系统成本的目的；高效且可靠的微控制单元芯片实现方法，成为IC设计者关注的焦点。

技术实现思路

[0004]本申请主要解决的技术问题是提供一种堆叠式器件，能够提升制作堆叠式器件的产品良率，降低对堆叠式器件的最大曝光面积的要求，且单个堆叠式器件的晶圆的成本降低，进而降低堆叠式器件的开发成本，缩短开发周期。
[0005]为了解决上述问题，本申请采用的一种技术方案是提供一种堆叠式器件，该堆叠式器件包括：第一晶圆，第一晶圆包括第一电路；第二晶圆，第二晶圆包括第二电路；第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；或，第一电路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种堆叠式器件，其特征在于，所述堆叠式器件包括：第一晶圆，所述第一晶圆包括第一电路；第二晶圆，所述第二晶圆包括第二电路；所述第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；或，所述第一电路包括可配置逻辑电路、专用SRAM存储器、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；其中，所述第一晶圆和所述第二晶圆层叠连接设置，组成所述堆叠式器件。2.根据权利要求1所述的堆叠式器件，其特征在于，所述第一晶圆和所述第二晶圆通过三维异质集成的方式层叠键合连接。3.根据权利要求1所述的堆叠式器件，其特征在于，所述第一晶圆和所述第二晶圆通过2.5D的方式层叠设置。4.根据权利要求1所述的堆叠式器件，其特征在于，所述第一晶圆以及所述第二晶圆至少为二；所述第一晶圆与所述第二晶圆层叠间隔设置，且互相连接；或者，至少两个所述第一晶圆层叠设置，至少两个所述第二晶圆层叠设置，层叠设置的至少两个所述第一晶圆与层叠设置的至少两个所述第二晶圆层叠。5.根据权利要求1所述的堆叠式器件，其特征在于，所述第二晶...

【专利技术属性】
技术研发人员：侯彬，谢永宜，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：新型
国别省市：