半导体结构及其制备方法、三维存储器技术

本公开提供了一种半导体结构及其制备方法、三维存储器，涉及半导体芯片技术领域，旨在解决台阶区的结构制备工艺困难的问题。半导体结构包括：叠层结构，包括沿第一方向交替叠置的多个绝缘层和多个栅导电层；叠层结构包括沿第三方向交替设置的墙体和台阶结构，台阶结构包括沿第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群；所述第一台阶组群包括至少一个第一类台阶组；第一类台阶组和，墙体中在第三方向上对应第一类台阶组的部分，高度相同。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。以实现数据的读取和写入操作。以实现数据的读取和写入操作。

【技术实现步骤摘要】
半导体结构及其制备方法、三维存储器


[0001]本公开涉及半导体芯片
，尤其涉及一种半导体结构及其制备方法、三维存储器。

技术介绍

[0002]随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。
[0003]为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。随着三维存储器层数的增高，在三维存储器的台阶结构的制备中，工艺难度挑战很大，并且，在后续氧化物填充过程中容易出现填充不良，出现裂纹或者空洞等不良，影响三维存储器的性能。

技术实现思路

[0004]本公开的实施例提供一种半导体结构及其制备方法、三维存储器，旨在解决半导体结构的台阶区制备工艺难度大的问题。
[0005]为达到上述目的，本公开的实施例采用如下技术方案：
[0006]一方面，提供一种半导体结构，包括叠层结构，所述叠层结构包括沿第一方向交替叠置的多个绝缘层和多个栅导电层。所述叠层结构包括沿第三方向交替设置的墙体和台阶结构，所述墙体沿第二方向延伸；所述台阶结构包括沿所述第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群。所述第一台阶组群包括至少一个第一类台阶组；所述第一类台阶组和，所述墙体中在第三方向上经过第一类台阶组的部分，高度相同；其中，所述第一方向垂直于衬底，所述第二方向和所述第三方向相垂直且平行于所述衬底。
[0007]在一些实施例中，所述第一台阶组群所包括的台阶组均为所述第一类台阶组。
[0008]在一些实施例中，所述第一台阶组群还包括至少一个第二类台阶组，所述第二类台阶组的高度小于，所述墙体中在第三方向上经过第二类台阶组的部分的高度。所述第一台阶组群包括至少两个第一类台阶组，所述第二类台阶组位于相邻两个第一类台阶组之间。
[0009]在一些实施例中，所述半导体结构还包括凹槽结构，所述凹槽结构沿第三方向贯穿所述墙体中在第三方向上经过第二台阶组群的部分；沿所述第一方向，所述第二台阶组群位于所述凹槽结构靠近所述衬底的一侧。
[0010]在一些实施例中，所述墙体中在第三方向上经过第二台阶组群的部分的最大高度，小于所述第一台阶组群中最靠近所述第二台阶组群的台阶组的高度。
[0011]在一些实施例中，所述第二台阶组群的至少一个台阶组的高度小于，所述墙体中在第三方向上经过所述至少一个台阶组的部分的高度。
[0012]在一些实施例中，所述台阶组包括的多个台阶的高度沿第二方向逐渐升高或逐渐
降低；所述墙体在第三方向上经过所述台阶组的部分的高度变化趋势，与所述台阶组的多个台阶的高度变化趋势相同。
[0013]在一些实施例中，所述叠层结构包括沿所述第二方向排列的第一核心区、台阶区和第二核心区，所述台阶区位于所述第一核心区和所述第二核心区之间；所述墙体和台阶结构设置于所述台阶区；所述台阶区包括沿所述第二方向排列的两个第一台阶区和第二台阶区，所述第二台阶区位于所述两个第一台阶区之间；所述台阶结构包括两个第一台阶组群，每个第一台阶区设有一个所述第一台阶组群。
[0014]在一些实施例中，所述半导体结构还包括凹槽结构，所述凹槽结构沿第三方向贯穿所述墙体中在第三方向上经过第二台阶组群的部分。所述半导体结构还包括：两个第一接触柱组群和多条连接线，分别位于所述两个第一台阶组群远离所述衬底的一侧；所述第一接触柱组群包括多个第一接触柱组，每个第一接触柱组对应所述第一台阶组群中的一个第一台阶组；所述第一接触柱组包括多个第一接触柱，所述多个第一接触柱与所述第一台阶组的多个台阶处的栅导电层电连接。所述两个第一接触柱组群中，连接至同一层栅导电层的多个第一接触柱，通过一条连接线电连接。
[0015]在一些实施例中，所述半导体结构还包括：覆盖所述叠层结构的保护层和设置于所述保护层远离所述衬底一侧的第一导电层，所述第一接触柱穿过所述保护层与对应的栅导电层电连接，所述多条连接线位于所述第一导电层。
[0016]在一些实施例中，所述半导体结构还包括：多条第一信号线、第二接触柱组群和多条第二信号线，所述多条第一信号线与所述多条连接线一一对应电连接。第二接触柱组群位于所述第二台阶组群远离所述衬底的一侧；所述第二接触柱组群包括多个第二接触柱组，每个第二接触柱组对应所述第二台阶组群中的一个第二台阶组；所述第二接触柱组包括多个第二接触柱，所述多个第二接触柱与所述第二台阶组的多个台阶处的栅导电层电连接。所述多条第二信号线与所述多个第二接触柱电连接。
[0017]在一些实施例中，沿第三方向，所述台阶组包括至少两个子台阶组，所述至少两个子台阶组的高度不同；沿所述第二方向，每个子台阶组包括多个台阶。所述第一类台阶组包括的多个子台阶组中，靠近所述墙体的子台阶组的高度，与所述墙体中在第三方向上经过第一类台阶组的部分的高度相同。
[0018]另一方面，提供一种三维存储器，包括叠层结构，所述叠层结构中形成有贯穿所述叠层结构的多个存储串，所述叠层结构还形成有台阶结构和墙体，所述台阶结构和所述墙体沿第三方向交替设置；所述墙体沿第二方向延伸；所述台阶结构包括沿所述第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群。所述第一台阶组群包括至少一个第一类台阶组；所述第一类台阶组和，所述墙体中在第三方向上经过第一类台阶组的部分，高度相同；其中，所述第一方向垂直于衬底，所述第二方向和所述第三方向相垂直且平行于所述衬底。
[0019]在一些实施例中，所述第一台阶组群所包括的台阶组均为所述第一类台阶组。
[0020]在一些实施例中，所述第一台阶组群还包括至少一个第二类台阶组，所述第二类台阶组的高度小于，所述墙体中在第三方向上经过第二类台阶组的部分的高度。所述第一台阶组群包括至少两个第一类台阶组，所述第二类台阶组位于相邻两个第一类台阶组之间。
[0021]又一方面，提供一种半导体结构的制备方法，包括：形成初始叠层结构；所述初始叠层结构包括沿第一方向交替叠置的多个绝缘层和多个牺牲层；所述初始叠层结构包括沿第三方向交替设置的初始墙体和初始台阶结构。同步刻蚀所述初始叠层结构中位于第一预设区域的初始台阶结构和初始墙体，以形成第一台阶组群的至少一个第一类台阶组，和对应所述第一类台阶组的墙体。刻蚀所述叠层结构中位于第二预设区域的初始台阶结构，保留位于所述第二预设区域的初始墙体，以形成第二台阶组群，以及对应所述第二台阶组群的墙体。将所述初始叠层结构中的牺牲层替换为栅导电层，得到包含有多个绝缘层和多个栅导电层的叠层结构。
[0022]在一些实施例中，同步刻蚀所述初始叠层结构的位于第一预设区域的初始台阶结构和所述初始墙体的过程中，还刻蚀叠层结构的位于所述第二预设区域的初始台阶结构和初始墙体。
[0023]在一些实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：叠层结构，所述叠层结构包括沿第一方向交替叠置的多个绝缘层和多个栅导电层；所述叠层结构包括沿第三方向交替设置的墙体和台阶结构，所述墙体沿第二方向延伸；所述台阶结构包括沿所述第二方向排列的多个台阶组，每个台阶组包括多个台阶；所述多个台阶组包括沿所述第二方向排列的第一台阶组群和第二台阶组群；所述第一台阶组群包括至少一个第一类台阶组；所述第一类台阶组和，所述墙体中在第三方向上经过第一类台阶组的部分，高度相同；其中，所述第一方向垂直于衬底，所述第二方向和所述第三方向相垂直且平行于所述衬底。2.根据权利要求1所述的半导体结构，其特征在于，所述第一台阶组群所包括的台阶组均为所述第一类台阶组。3.根据权利要求1所述的半导体结构，其特征在于，所述第一台阶组群还包括至少一个第二类台阶组，所述第二类台阶组的高度小于，所述墙体中在第三方向上经过第二类台阶组的部分的高度；所述第一台阶组群包括至少两个第一类台阶组，所述第二类台阶组位于相邻两个第一类台阶组之间。4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括凹槽结构，所述凹槽结构沿第三方向贯穿所述墙体中在第三方向上经过第二台阶组群的部分；沿所述第一方向，所述第二台阶组群位于所述凹槽结构靠近所述衬底的一侧。5.根据权利要求4所述的半导体结构，其特征在于，所述墙体中在第三方向上经过第二台阶组群的部分的最大高度，小于所述第一台阶组群中最靠近所述第二台阶组群的台阶组的高度。6.根据权利要求1所述的半导体结构，其特征在于，所述第二台阶组群的至少一个台阶组的高度小于，所述墙体中在第三方向上经过所述至少一个台阶组的部分的高度。7.根据权利要求1所述的半导体结构，其特征在于，所述台阶组包括的多个台阶的高度沿第二方向逐渐升高或逐渐降低；所述墙体在第三方向上经过所述台阶组的部分的高度变化趋势，与所述台阶组的多个台阶的高度变化趋势相同。8.根据权利要求1～7中任一项所述的半导体结构，其特征在于，所述叠层结构包括沿所述第二方向排列的第一核心区、台阶区和第二核心区，所述台阶区位于所述第一核心区和所述第二核心区之间；所述墙体和所述台阶结构设置于所述台阶区；所述台阶结构包括两个第一台阶组群和第二台阶组群，所述第二台阶组群位于所述两个第一台阶组群之间，所述两个第一台阶组群分别靠近所述第一核心区和所述第二核心区。9.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括凹槽结构，所述凹槽结构沿第三方向贯穿所述墙体中在第三方向上经过第二台阶组群的部分；所述半导体结构还包括：两个第一接触柱组群，分别位于所述两个第一台阶组群远离所述衬底的一侧；所述第一接触柱组群包括多个第一接触柱组，每个第一接触柱组对应所述第一台阶组群中的一个
第一台阶组；所述第一接触柱组包括多个第一接触柱，所述多个第一接触柱与所述第一台阶组的多个台阶处的栅导电层电连接；多条连接线，所述两个第一接触柱组群中，连接至同一层栅导电层的多个第一接触柱，通过一条连接线电连接。10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：覆盖所述叠层结构的保护层，所述第一接触柱穿过所述保护层与对应的栅导电层电连接；设置于所述保护层远离所述衬底一侧的第一导电层，所述多条连接线位于所述第一导电层。11.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：多条第一信号线，所述多条第一信号线与所述多条连接线一一对应电连接；第二接触柱组群，位于所述第二台阶组群远离所述衬底的一侧；所述第二接触柱组群包括多个第二接触柱组，每个第二接触柱组对应所述第二台阶组群中的一个第二台阶组；所述第二接触柱组包括多个第二接触柱，所述多个第二接触柱与所述第二台阶组的多个台阶处的栅导电层电连接；多条第二信号线，所述多条第二信号线与所述多个第二接触柱电连接。12.根据权利要求1～7中任一项所述的半导体结构，其特征在于，沿第三方向，所述台阶组包括至少两个子台阶组，所述至少两个子台阶组的高度不同；沿所述第二方向，每个子台阶组包括多个台阶；所述第一类台阶组包括的多个...

【专利技术属性】
技术研发人员：陈阳，王迪，张中，周文犀，夏志良，霍宗亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：