半导体装置及其制造方法制造方法及图纸

实施方式提供一种能够使杂质的扩散范围稳定的半导体装置及其制造方法。一实施方式的半导体装置具备：衬底；配线层，设置在衬底上，且包含第1膜；积层体，在配线层上将多个第1层与多个第2层交替地积层而成；单元膜，设置在积层体内；半导体膜，在积层体内与单元膜对向；及扩散膜，在配线层内与第1膜相接并且在积层体内与半导体膜相接。扩散膜包含杂质，扩散膜的上端部位于多个第1层中的比最下层的第1层高的位置。的位置。的位置。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
151455号(申请日：2020年9月9日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0003]本专利技术的实施方式涉及一种半导体装置及其制造方法。

技术介绍

[0004]在具有三维结构的存储单元阵列的半导体装置中，设置着包含多个电极层的积层体及贯通该积层体的通道膜。关于这样的半导体装置的结构，已知有使通道膜的侧壁与设置在积层体之下的源极线直接接触的DSC(Direct Strap Contact，直接带状接触)结构。另外，通道膜会通过栅极感应漏极泄漏(GIDL:Gate
‑
Induced Drain Leakage)来产生空穴(hole)。当空穴充分蓄积时，数据会被抹除。
[0005]在具有所述DSC结构的半导体装置中，磷(P)等杂质掺杂在源极线中。当产生所述GIDL时，该杂质扩散到通道膜。

技术实现思路

[0006]在具有所述DSC结本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：衬底；配线层，设置在所述衬底上，且包含源极线；积层体，在所述配线层上将多个导电层与多个绝缘层交替地积层而成；单元膜，设置在所述积层体内；半导体膜，在所述积层体内与所述单元膜对向；及扩散膜，在所述配线层内与所述源极线相接并且在所述积层体内与所述半导体膜相接；所述扩散膜包含杂质，所述扩散膜的上端部位于所述多个导电层中的比最下层的导电层高的位置。2.根据权利要求1所述的半导体装置，其中所述源极线包含金属。3.根据权利要求1或2所述的半导体装置，其中所述半导体膜为包含所述杂质的浓度低于所述扩散膜的非掺杂硅的通道膜。4.根据权利要求1所述的半导体装置，其还具备：第1芯绝缘膜，与所述扩散膜对向，且包含所述杂质；及第2芯绝缘膜，在所述第1芯绝缘膜上与所述半导体膜对向，且所述杂质的浓度低于所述第1芯绝缘膜。5.根据权利要求4所述的半导体装置，其中所述第1芯绝缘膜中的所述杂质的浓度与所述扩散膜中的所述杂质的浓度相同。6.一种半导体装置的制造方法，在衬底上，形成包含第1绝缘膜的配线层，在所述配线层上，形成将多个第1绝缘层与多个第2绝缘层交替地积层而成的积层体，形成贯通所述第1绝缘膜及所述积层体的空穴，在所述空穴内形成单元膜，在所述空穴的底部，嵌埋包含杂质且上端部位于所述多个第1绝缘层中的比最下层的第1绝缘层高的位置的扩散膜，在所述扩散膜上，形成与所述单元膜对向的半导体...

【专利技术属性】
技术研发人员：福本敦之，藤田淳也，有隅修，文帆，伊藤贵之，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：