【技术实现步骤摘要】
半导体存储装置
[0001][相关申请的交叉参考][0002]本申请案享有以日本专利申请案2020
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157696号(申请日：2020年9月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
[0003]实施方式主要涉及一种半导体存储装置。
技术介绍
[0004]对于多个存储单元在垂直方向上积层(stacked)而成的三维型非易失性(nonvolatile)存储器来说，随着积层数增加，用来设置触点的区域增加，所述触点连接于从存储单元延伸的配线。
技术实现思路
[0005]实施方式提供一种能够实现用来设置触点的区域的减少及制造工序的减少的半导体存储装置。
[0006]实施方式的半导体存储装置具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，且包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线发挥功能；多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；及第1触点，连接于与所述多个上升部中最上方的第1上升部对应设置的所述最上层的导电层，且贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接，且与位于所述第1上升部的下层侧的第2上升部对应设置。2.根据权利要求1所述的半导体存储装置，其中从所述第1方向观察，所述第1上升部与所述第1触点之间的距离短于所述第1上升部与所述第2上升部之间的距离。3.根据权利要求1所述的半导体存储装置，其中所述积层体在所述最上层的导电层上包含与所述第1上升部对应设置的最上层的绝缘层，所述第1触点贯通所述最上层的绝缘层而连接于所述最上层的导电层。4.根据权利要求1所述的半导体存储装置，其还具备第2触点，所述第2触点连接于所述最上层的导电层而不连接于如下第1导电层，所述第1导电层与所述最上层的导电层邻接，且与所述第2上升部对应设置。5.根据权利要求4所述的半导体存储装置，其中所述第2触点延伸至所述最上层的导电层与如下第1导电层之间的位置，所述第1导电层与所述最上层的导电层邻接，且与所述第2上升部对应设置。6.根据权利要求1所述的半导体存储装置，其中所述积层体具有所述多个导电层与多个绝缘层在所述第1方向上交替积层而成的结构。7.一种半导体存储装置，具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线发挥功能；多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；上层绝缘层，覆盖包含所述阶梯状端部的所述积层体上而设置；终止绝缘层，在所述上层绝缘层与所述积层体之间沿所述积层体的阶梯状端部设置；及多个第1触点，分别贯通所述上层绝缘层，且分别连接于所述多个导电层；且所述终止绝缘层并未延伸至所述上层绝缘层与所述最上层的导电层之间，所述最上层的导电层与所述多个上升部中最上方的第1上升部对应设置，所述多个第1触点除与所述最上层的导电层连接的第1触点以外，贯通所述终止绝缘层而连接于所述多个导电层。8.根据权利要求7所述的半导体存储装置，其中所述终止绝缘层包含：下部终止绝缘层，由氧化硅形成；及上部终止绝缘层，设置在所述下部终止绝缘层上，且由氮化硅形成。9.根据权利要求7所述的半导体存储装置，其中所述积层体在所述最上层的导电层上
包含与所述第1上升...
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