存储器的制造方法和存储器技术

本发明专利技术实施例提供一种存储器的制造方法和存储器，存储器的制造方法包括：提供基底以及位线接触层；在位线接触层的顶部形成伪位线结构；在伪位线结构的侧壁及位线接触层的侧壁形成间隔层；在间隔层的侧壁形成介质层；形成填充相邻伪位线结构之间的区域的牺牲层，且牺牲层覆盖介质层的侧壁；在形成牺牲层之后，去除伪位线结构，形成露出位线接触层的通孔；形成填充通孔且覆盖位线接触层的位线导电部；形成位线导电部后，去除间隔层，形成介质层和位线导电部之间的间隙。本发明专利技术实施例中位线导电部与介质层之间具有间隙，能够降低寄生电容，提高存储器的运行速度，降低存储器的功耗。降低存储器的功耗。降低存储器的功耗。

【技术实现步骤摘要】
存储器的制造方法和存储器


[0001]本专利技术实施例涉及半导体领域，特别涉及一种存储器的制造方法和存储器。

技术介绍

[0002]存储器是用来存储程序和各种数据信息的记忆部件，随机存储器分为静态随机存储器和动态随机存储器。动态随机存储器通常包括电容器以及与电容器连接的晶体管，电容器用来存储代表存储信息的电荷，晶体管是控制电容器的电荷流入和释放的开关。在写入数据时字线给出高电平，晶体管导通，位线向电容器充电。读出时字线同样给出高电平，晶体管导通，电容器放电，使位线获得读出信号。
[0003]然而，随着存储器工艺节点的不断缩小，存储器的性能有待提高。

技术实现思路

[0004]本专利技术实施例解决的技术问题为提供一种存储器的制造方法和存储器，以提高存储器的性能。
[0005]为解决上述问题，本专利技术实施例提供一种存储器的制造方法，存储器的制造方法包括：提供基底以及多个分立的位线接触层，所述基底内具有多个有源区，且每一所述位线接触层与所述有源区电连接；在所述位线接触层的顶部形成伪位线结构；在所述伪位线结构的侧壁及位线接触层的侧壁形成间隔层；在所述间隔层的侧壁形成介质层；形成填充相邻所述伪位线结构之间的区域的牺牲层，且所述牺牲层覆盖所述介质层的侧壁；在形成所述牺牲层之后，去除所述伪位线结构，形成露出所述位线接触层的通孔；形成填充所述通孔且覆盖所述位线接触层的位线导电部；形成所述位线导电部后，去除所述间隔层，形成所述介质层和所述位线导电部之间的间隙。
[0006]另外，间隔层的材料与所述介质层、所述伪位线结构及所述牺牲层的材料不同。
[0007]另外，所述间隔层的材料包括氮化硅、氧化硅、氮氧化硅或碳氮化硅。
[0008]另外，所述介质层的材料包括低介电常数材料。
[0009]另外，形成所述伪位线结构的步骤包括：在所述基底上形成伪位线层，所述伪位线层覆盖所述位线接触层；在所述伪位线层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述伪位线层，形成伪位线结构。
[0010]另外，形成所述图形化的掩膜层步骤包括：在所述伪位线层上形成多个分立的核心部；形成覆盖所述核心部顶部和侧壁以及所述伪位线层的侧墙膜；对所述侧墙膜进行刻蚀处理，形成位于所述核心部的相对的侧壁的侧墙层；去除所述核心部，所述侧墙层作为所述图形化的掩膜层。
[0011]另外，去除所述伪位线结构工艺中，所述伪位线结构的材料与所述牺牲层、所述介质层及所述间隔层的材料的刻蚀选择比为5-15。
[0012]另外，所述伪位线结构的材料包括氮化硅、氮氧化硅或碳氮化硅。
[0013]另外，所述牺牲层的材料包括氧化硅。
[0014]另外，所述介质层的材料包括低介电常数材料。
[0015]另外，形成所述位线导电部的步骤包括：在所述通孔的底部及侧壁形成阻挡层；在所述阻挡层表面形成填充满所述通孔的导电层。
[0016]另外，所述导电层的材料包括钌、钨、金或银中的一种或多种。
[0017]另外，所述阻挡层的材料包括氮化钽或氮化钛中的一种或两种。
[0018]另外，所述导电层以及所述阻挡层还位于所述牺牲层顶部表面上；形成所述位线导电部的步骤还包括：对所述位线导电部进行平坦化处理，去除高于所述牺牲层顶部表面的所述导电层以及所述阻挡层。
[0019]另外，形成所述间隙后，还包括：在所述位线导电部和所述介质层的顶部形成绝缘盖层；形成所述绝缘盖层后，去除所述牺牲层；去除所述牺牲层后，在所述介质层和所述绝缘盖层的表面形成保护层。
[0020]另外，去除所述牺牲层的工艺中，所述牺牲层的材料与所述绝缘盖层的材料的刻蚀选择比为5-15。
[0021]本专利技术实施例还提供一种采用如前述的制造方法制造的存储器，存储器包括：基底以及多个分立的位线接触层，所述基底内具有多个有源区，且每一所述位线接触层与所述有源区电连接；位线导电部，所述位线导电部位于所述位线接触层的顶部；介质层，所述介质层位于所述位线导电部的侧壁外围；所述介质层和所述位线导电部之间具有间隙。
[0022]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0023]本专利技术实施例先在位线接触层的顶部形成伪位线结构，再在伪位线结构之间填充牺牲层；在去除伪位线结构的过程中，牺牲层可以保护基底；并且在去除伪位线结构后，牺牲层之间就形成了通孔，通孔可以作为位线导电部的填充区间，从而避免由刻蚀工艺形成位线导电部时产生的杂质；另外，填充的方法使得位线导电部在形成过程中受到牺牲层的支撑，位线导电部不容易发生倾斜、坍塌；另外，去除位线导电部与介质层之间的间隔层形成间隙，能够减小存储器的寄生电容。如此，存储器的性能得到提升，例如，存储器的运行速率更快、良率更高、使用寿命更长。
[0024]另外，间隔层的材料与介质层、伪位线结构及牺牲层的材料不同，因此，在去除间隔层形成间隙的过程中可以使用湿法刻蚀的方法，进而简化工艺，节约成本。
[0025]另外，介质层的材料包括低介电常数材料。低介电常数材料可以减小寄生电容，提高存储器的性能。
[0026]另外，形成图形化的掩膜层步骤包括：在伪位线层上形成多个分立的核心部；形成覆盖核心部顶部和侧壁以及所述伪位线层的侧墙膜；对侧墙膜进行刻蚀处理，形成所述核心层的相对的侧壁的侧墙层；去除核心部，侧墙层作为图形化的掩膜层。即侧墙膜并不是通过光刻的方法形成的，而是在核心部的侧壁生长出来的；如此，侧墙层的尺寸可以不受光刻工艺的限制，通过缩小侧墙层的尺寸，可以缩小以侧墙层为掩模形成的伪位线结构的尺寸，进而减小存储器的尺寸。
[0027]另外，形成位线导电部的步骤包括：在通孔的底部及侧壁形成阻挡层；在阻挡层表面形成填充满通孔的导电层。阻挡层可以阻挡导电层的材料的扩散，提高存储器的性能。
[0028]另外，导电层的材料包括钌、钨、金或银中的一种或多种；钌、钨、金或银均为低电阻的材料，可以降低导电层的电阻，进而提高存储器的运行速率。
附图说明
[0029]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
[0030]图1至图16为本专利技术第一实施例提供的存储器的制造方法中各步骤对应的结构示意图；
[0031]图17为本专利技术第二实施例提供的存储器的结构示意图。
具体实施方式
[0032]由
技术介绍
可知，现有技术的存储器的性能有待提高。
[0033]分析发现，导致上述问题的主要原因包括：随着工艺节点的不断减小，位线之间的间距越来越窄，导致位线之间的寄生电容越来越大，从而影响导致存储器的运行速度慢、功耗高。另外，利用刻蚀的方法形成位线结构时，会在位线结构中残留大量无法挥发的杂质；过多的杂质会增大位线结构的电阻，从而导致存储器的运行速度变慢。另外，位线结构的宽度越来越窄，利用刻蚀方法形成的位线结构容易倾斜、坍塌，从而影响存储器的良率及使用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器的制造方法，其特征在于，包括：提供基底以及多个分立的位线接触层，所述基底内具有多个有源区，且每一所述位线接触层与所述有源区电连接；在所述位线接触层的顶部形成伪位线结构；在所述伪位线结构的侧壁及所述位线接触层的侧壁形成间隔层；在所述间隔层的侧壁形成介质层；形成填充相邻所述伪位线结构之间的区域的牺牲层，且所述牺牲层覆盖所述介质层的侧壁；在形成所述牺牲层之后，去除所述伪位线结构，形成露出所述位线接触层的通孔；形成填充所述通孔且覆盖所述位线接触层的位线导电部；形成所述位线导电部后，去除所述间隔层，形成所述介质层和所述位线导电部之间的间隙。2.根据权利要求1所述的存储器的制造方法，其特征在于，所述间隔层的材料与所述介质层、所述伪位线结构及所述牺牲层的材料不同。3.根据权利要求2所述的存储器的制造方法，其特征在于，所述间隔层的材料包括氮化硅、氧化硅、氮氧化硅或碳氮化硅。4.根据权利要求2所述的存储器的制造方法，其特征在于，所述介质层的材料包括低介电常数材料。5.根据权利要求1所述的存储器的制造方法，其特征在于，形成所述伪位线结构的步骤包括：在所述基底上形成伪位线层，所述伪位线层覆盖所述位线接触层；在所述伪位线层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述伪位线层，形成伪位线结构。6.根据权利要求5所述的存储器的制造方法，其特征在于，形成所述图形化的掩膜层步骤包括：在所述伪位线层上形成多个分立的核心部；形成覆盖所述核心部顶部和侧壁以及所述伪位线层的侧墙膜；对所述侧墙膜进行刻蚀处理，形成位于所述核心部的相对的侧壁的侧墙层；去除所述核心部，所述侧墙层作为所述图形化的掩膜层。7.根据权利要求1所述的存储器的制造方法，其特征在于，去除所述伪位线结构的工艺中，所述伪位线结构的材料与所述牺牲层、所述介质层及所述间隔层的材料的刻蚀选择比为5-...

【专利技术属性】
技术研发人员：平尔萱，周震，张令国，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：