处理动态随机存取存储器的方法技术

描述形成DRAM位线以改进线边缘粗糙度(LER)并降低电阻的方法。所述方法包含以下步骤：将惰性物质注入到基板上的具有第一晶粒尺寸的位线金属层中，以形成具有第二晶粒尺寸的非晶化位线金属层，所述第二晶粒尺寸小于第一晶粒尺寸。接着将膜堆叠物沉积于非晶化位线金属层上。蚀刻膜堆叠物和非晶化位线金属层，以于基板上形成图案化膜堆叠物。热退火基板上的图案化膜堆叠物。图案化膜堆叠物。图案化膜堆叠物。

【技术实现步骤摘要】
【国外来华专利技术】处理动态随机存取存储器的方法


[0001]本专利技术的多个实施方式涉及电子装置制造的领域。具体而言，多个实施方式涉及用于动态随机存取存储器(DRAM)位线堆叠工艺的方法。

技术介绍

[0002]集成电路已经发展成为复杂的装置，这种复杂的装置可以在单个芯片上包括数百万个晶体管、电容器和电阻器。在集成电路发展的过程中，功能密度(即，每个芯片区域的互连装置的数量)通常增加了，而几何尺寸(即，可以使用制造工艺创建的最小部件(或线))却减小了。
[0003]减小集成电路(IC)的尺寸导致改良的性能、增加的容量和/或降低的成本。每次减小尺寸都需要更复杂的技术来形成IC。例如，缩减的晶体管尺寸允许在芯片上合并更多数量的存储器或逻辑装置，从而有助于制造更大容量的产品。但是，永远追求容量并非没有问题。优化各装置性能的必要性变得越来越重要。
[0004]非易失性存储器是一类集成电路，在这类集成电路中，在供应至装置的电源关闭之后，存储器单元或元件不会失去它们的状态。由可在两个方向磁化的铁氧体环制成的早期计算机存储器是非易失性的。随着半导体技术发展到小型化的更高层级，铁氧体装置由于更常见的易失性存储器(例如DRAM(动态随机存取存储器)和SRAM(静态RAM))而被舍弃。如本文所用，术语“动态随机存取存储器”或“DRAM”是指通过将电荷(即，二进制1)或无电荷(即，二进制0)的数据包储存于电容器上来储存数据位的存储单元。电荷通过存取晶体管被选通加至电容器上，且通过以下方法检测：启动相同的晶体管并查看将电荷数据包投放(dump)在晶体管输出上的互联线(interconnect line)上而产生的电压扰动。因此，单一DRAM单元是由一个晶体管和一个电容器制成。由DRAM单元的数组形成DRAM装置。由字线链接存取晶体管上的行，且由位线链接晶体管输入/输出。历史上，DRAM电容器已从平面多晶硅
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氧化物
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基板板状电容器发展到3
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D结构，所述3
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D结构已分成“堆叠”电容器(两片板均位于基板上方)和“沟槽”电容器(使用基板中的经蚀刻腔体作为公共板(common plate))。在这样的DRAM装置中，难以形成同时具有低电阻和良好线边缘粗糙度的DRAM位线。
[0005]因此，需要能制造同时具有低电阻和良好线边缘粗糙度的位线的DRAM装置的方法。

技术实现思路

[0006]本公开内容的一个或多个实施方式涉及形成DRAM位线的方法，所述方法包含以下步骤：将惰性物质(species)注入到基板上的具有第一晶粒尺寸的位线金属层中，以形成具有第二晶粒尺寸的非晶化位线金属层，第二晶粒尺寸小于第一晶粒尺寸；将膜堆叠物沉积于非晶化位线金属层上；蚀刻膜堆叠物和非晶化位线金属层，以于基板上形成图案化膜堆叠物；和热退火基板上的图案化膜堆叠物。
[0007]本公开内容的一个或多个实施方式涉及群集工具，用于执行动态随机存取存储器
(DRAM)位线堆叠工艺。在一个实施方式中，群集工具包含：中央传送站，构造为接收基板，所述基板具有形成于基板上的多晶硅插塞，且中央传送站构造为将基板传送至多个工艺腔室和离开多个工艺腔室，多个工艺腔室各自独立地连接至中央传送站，以于基板上执行多个DRAM位线工艺中的一个，多个工艺腔室包含：预清洁腔室，构造为从基板的表面移除原生氧化物；阻挡层沉积腔室，构造为将阻挡层沉积于基板的表面上；位线金属沉积腔室，构造为将位线金属层沉积于基板的表面上；和硬模沉积腔室，构造为将硬模层沉积于基板的表面上。
[0008]本公开内容的一个或多个实施方式涉及非暂时性计算机可读取介质，所述非暂时性计算机可读取介质包括指令，当所述指令被工艺腔室的控制器执行时，导致工艺腔室执行以下操作：控制将惰性物质注入到基板上的具有第一晶粒尺寸的位线金属层中，以形成具有第二晶粒尺寸的非晶化位线金属层，其中第二晶粒尺寸小于第一晶粒尺寸；控制将膜堆叠物沉积于非晶化位线金属层上；接收用于第三结构的数据，以控制蚀刻膜堆叠物和非晶化位线金属层，以于基板上形成图案化膜堆叠物；和控制热退火基板上的图案化膜堆叠物。
附图说明
[0009]因此，为了能详细理解本公开内容的上述特征的方式，可参照多个实施方式得到上文简要概述的本公开内容的更具体描述，其中一些实施方式图示于附图中。然而，请注意，附图仅示出了此公开内容的多个典型实施方式，因此不应视为对本公开内容范围的限制，因为本公开内容可以允许其他多个等效实施方式。
[0010]图1描绘根据本文所述的多个实施方式的方法的流程图；
[0011]图2描绘根据一个或多个实施方式的电子装置；
[0012]图3描绘根据一个或多个实施方式的电子装置；
[0013]图4A描绘根据一个或多个实施方式的电子装置；
[0014]图4B描绘根据一个或多个实施方式的电子装置；
[0015]图4C描绘根据一个或多个实施方式的电子装置；和
[0016]图5描绘根据本公开内容的一个或多个实施方式的群集工具系统的方块图。
具体实施方式
[0017]在描述本公开内容的数个示例性实施方式之前，应了解到本公开内容不受限于下面说明书中所阐述的结构或处理步骤的细节。本公开内容能够具有其他多个实施方式，并能够被由各种方式实践或执行。
[0018]如在此说明书和随附权利要求中所使用，术语“基板(substrate)”指的是表面，或表面的部分，其中处理在所述表面或表面的部分上进行。本案所属
中一般技术人员也将理解的是，除非上下文另有明确指示，否则参照基板可仅指基板的一部分。此外，参照在基板上沉积可指裸基板和具有在基板上沉积或形成的一个或多个膜或结构的基板二者。
[0019]如本文所用，“基板”指的是任何基板或形成于基板上的材料表面，在制造工艺期间，在所述基板或形成于基板上的材料表面上进行膜处理。举例而言，取决于应用，在基板
表面上面能进行处理的基板表面包括：诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、碳掺杂的氧化硅、非晶硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石之类的材料，和任何其他材料(如金属、金属氮化物、金属合金和其它导电材料)。基板可包括，但不限于，半导体晶片。可将基板暴露于预处理工艺，以研磨、蚀刻、还原、氧化、羟基化、退火、UV硬化、电子束硬化和/或烘烤基板表面。除了在基板本身的表面上直接进行膜处理之外，在本公开内容中，也可在形成于基板上的下方层(underlayer)上进行本文所公开的任何膜处理步骤(如下文更详细地公开)，且术语“基板表面”意图包括前后文所指的这种下方层。因此，例如，当膜/层或部分膜/层已被沉积至基板表面上，新沉积的膜/层的暴露表面便为基板表面。
[0020]如本说明书和随附权利要求所用，术语“前驱物”、“反应物”、“反应性气体”和类似术语可互换使用，以指称可与基板表面反应的任何气态物质。
[0021]如本文所用，术语“动态随机存取存储器”或“DRAM”是指本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种形成DRAM位线的方法，所述方法包含以下步骤：将惰性物质注入到基板上的具有第一晶粒尺寸的位线金属层中，以形成具有第二晶粒尺寸的非晶化位线金属层，所述第二晶粒尺寸小于所述第一晶粒尺寸；将膜堆叠物沉积于所述非晶化位线金属层上；蚀刻所述膜堆叠物和非晶化位线金属层，以于所述基板上形成图案化膜堆叠物；和热退火所述基板上的所述图案化膜堆叠物，以形成所述非晶化位线金属层的第三晶粒尺寸，其中所述第三晶粒尺寸大于所述第二晶粒尺寸。2.如权利要求1所述的方法，其中所述基板具有表面和阻挡层，所述表面包含第一表面材料和第二表面材料，所述阻挡层在所述基板的所述表面上，所述第一表面材料包含氧化物，且所述第二表面材料包含多晶硅。3.如权利要求2所述的方法，其中所述阻挡层包含阻挡金属。4.如权利要求1所述的方法，其中注入包含以下的一种或多种：惰性物质的成束线注入或等离子体注入。5.如权利要求4所述的方法，其中所述惰性物质包含以下的一种或多种：氩(Ar)、氦(He)、氖(Ne)、氪(Kr)、氙(Xe)或氡(Rn)。6.如权利要求4所述的方法，其中被注入到所述位线金属层中的所述惰性物质的剂量大于1x10
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个原子/cm2。7.如权利要求1所述的方法，进一步包含以下步骤：于注入所述惰性物质之前，将覆盖层沉积于所述位线金属层上。8.如权利要求7所述的方法，其中所述覆盖层具有在约至约的范围中的厚度。9.如权利要求7所述的方法，其中所述覆盖层包含氮化物或氧化物中的一种或多种。10.如权利要求1所述的方法，其中所述膜堆叠物包含选自氮化物层、氧化物层、碳硬模层或氧氮化物层中的一个或多个层。11.如权利要求2所述的方法，进一步包含以下步骤：蚀刻所述阻挡层或所述第二表面材料中的一个或多个。12.如权利要求1所述的方法，其中热退火所述基板包含以下步骤：将所述基板暴露于约500℃至约900℃的范围中的一个温度。13.如权利要求1所述的方法，其中热退火所述基板将所述非晶...

【专利技术属性】
技术研发人员：刘乐群，普里亚达希，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：