半导体存储装置及其制造方法制造方法及图纸

实施方式提供一种能够提高可靠性的半导体存储装置及其制造方法。根据实施方式，半导体存储装置包含：多个第1配线层(WL)，沿第1方向(Z方向)积层；第1存储器柱(MP)，包含在多个第1配线层的内部沿第1方向延伸的第1半导体层(29)；第2配线层(39)，配置在第1半导体层的上方；第2半导体层(33)，包含配置在第1半导体层与第2配线层之间的第1部分(33a)、向第1半导体层的上方延伸的第2部分(33b)、及设置在第2部分上的第3部分(33c)；第1绝缘层(37)，配置在第1部分与第2配线层之间及第2部分与第2配线层之间；及第2绝缘层(40)，设置在第1绝缘层上，且与第2部分的一部分相接。与第2部分的一部分相接。与第2部分的一部分相接。

【技术实现步骤摘要】
半导体存储装置及其制造方法
[0001][相关申请][0002]本申请享有以日本专利申请2020
‑
156452号(申请日：2020年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置及其制造方法。

技术介绍

[0004]作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

技术实现思路

[0005]实施方式提供一种能够提高可靠性的半导体存储装置及其制造方法。
[0006]实施方式的半导体存储装置包含：多个第1配线层，沿第1方向积层；第1存储器柱，包含在多个第1配线层的内部沿第1方向延伸的第1半导体层；第2配线层，配置在第1半导体层的上方；第2半导体层，包含配置在第1半导体层与第2配线层之间的第1部分、向第1半导体层的上方延伸的第2部分、及设置在第2部分上的第3部分；第1绝缘层，配置在第1部分与第2配线层之间及第2部分与第2配线层之间；及第2绝缘层，设置在第1绝缘层上，且与第2部分的一部分相接。
附图说明
[0007]图1是表示一实施方式的半导体存储装置的构成例的框图。
[0008]图2是一实施方式的半导体存储装置所具备的存储单元阵列的电路图。
[0009]图3是一实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
[0010]图4是一实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
[0011]图5是一实施方式的半导体存储装置所具备的存储单元阵列中的选择晶体管ST1的立体图。
[0012]图6～图19是表示一实施方式的半导体存储装置的制造步骤的一例的存储阵列的剖视图。
具体实施方式
[0013]以下，参照附图对实施方式进行说明。此外，在以下的说明中，关于具有大致相同的功能及构成的构成要素，标注相同符号，只在必要时进行重复说明。另外，以下所示的各实施方式例示用来使本实施方式的技术思想具体化的装置及方法，实施方式的技术思想并不将构成零件的材质、形状、结构、配置等特定为下述内容。实施方式的技术思想可以在权利要求书的范围内施加各种变更。
[0014]对实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储单
元晶体管三维地积层在半导体衬底上而成的三维积层型NAND型闪速存储器为例进行说明。
[0015]1.构成
[0016]1.1半导体存储装置的整体构成
[0017]首先，利用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。
[0018]如图1所示，半导体存储装置1例如由外部的存储器控制器2控制。半导体存储装置1例如包含存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
[0019]存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是可以将数据非易失地存储的多个存储单元的集合，例如用作数据的擦除单位。
[0020]另外，在存储单元阵列10设置有多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成，将在下文进行叙述。
[0021]指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作及擦除动作等的命令。
[0022]地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别用于选择块BLK、字线及位线。
[0023]定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存在指令寄存器11的指令CMD控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作及擦除动作等。
[0024]驱动器模块14产生读出动作、写入动作及擦除动作等中使用的电压。并且，驱动器模块14例如基于保存在地址寄存器12的页地址PA，将所产生的电压施加到与选择字线对应的信号线。
[0025]行解码器模块15基于保存在地址寄存器12的块地址BA，选择对应的存储单元阵列10中的1个块BLK。并且，行解码器模块15例如将施加到与选择字线对应的信号线的电压传输到所选择的块BLK中的选择字线。
[0026]感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储在存储单元的数据，并将判定结果作为读出数据DAT传输到存储器控制器2。
[0027]半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如，在半导体存储装置1与存储器控制器2之间的通信中使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪/忙碌信号RBn及输入输出信号I/O。
[0028]输入输出信号I/O是例如8比特长的信号，可以包含指令CMD、地址信息ADD、数据DAT等。
[0029]指令锁存使能信号CLE是表示半导体存储装置1所接收到的输入输出信号I/O为指令CMD的信号。
[0030]地址锁存使能信号ALE是表示半导体存储装置1所接收到的信号I/O为地址信息ADD的信号。
[0031]写入使能信号WEn是对半导体存储装置1命令输入输出信号I/O的输入的信号。
[0032]读出使能信号REn是对半导体存储装置1命令输入输出信号I/O的输出的信号。
[0033]就绪/忙碌信号RBn是向存储器控制器2通知半导体存储装置1为受理来自存储器控制器2的命令的就绪状态还是不受理命令的忙碌状态的信号。
[0034]以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可以列举SD(Secure Digital，安全数字)
TM
卡之类的存储卡或SSD(Solid State Drive，固态驱动器)等。
[0035]1.2存储单元阵列的电路构成
[0036]接下来，利用图2对存储单元阵列10的电路构成的一例进行说明。图2的例子抽取存储单元阵列10所包含的多个块BLK中的1个块BLK进行表示。
[0037]如图2所示，块BLK例如包含4个串组件SU0～SU3。各串组件SU包含多个NAND串NS。
[0038]多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。各NAND串NS例如包含存储单元晶体管MC0～MC7以及选择晶体管ST1及ST2。
[0039]存储单元晶体管MC包含控制栅极及电荷蓄积层，将数据非易失地保存。选择晶体管ST1及ST2分别用于各种本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：多个第1配线层，沿第1方向积层；第1存储器柱，包含在所述多个第1配线层的内部沿所述第1方向延伸的第1半导体层；第2配线层，配置在所述第1半导体层的上方；第2半导体层，包含配置在所述第1半导体层与所述第2配线层之间的第1部分、向所述第1半导体层的上方延伸的第2部分及设置在所述第2部分上的第3部分；第1绝缘层，配置在所述第1部分与所述第2配线层之间及所述第2部分与所述第2配线层之间；及第2绝缘层，设置在所述第1绝缘层上，且与所述第2部分的一部分相接。2.根据权利要求1所述的半导体存储装置，还具备：第2存储器柱，包含在所述多个第1配线层的内部沿所述第1方向延伸的第3半导体层；及第3配线层，配置在所述第3半导体层的上方；且所述第2半导体层还包含配置在所述第3半导体层与所述第3配线层之间的第4部分、及向所述第3半导体层的上方延伸且与所述第3部分连接的第5部分。3.根据权利要求2所述的半导体存储装置，还具备：第3绝缘层，配置在所述第4部分与所述第3配线层之间及所述第5部分与所述第3配线层之间；及第4绝缘层，设置在所述第3绝缘层上，且与所述第5部分的一部分相接。4.根据权利要求...

【专利技术属性】
技术研发人员：中木宽，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：