半导体装置制造方法及图纸

实施方式提供良品率高的半导体装置。实施方式的半导体装置具有第1电极和基板，上述基板具有第1电极所接触的第1面、和与第1面对置的第2面，在第1面具有与平行于第1面的第1方向的长度相比、与第1方向交叉且与第1面平行的第2方向的长度更短的第1槽，基板具有：第1导电型的第1半导体层、设于第1半导体层与第2面之间且第1导电型的杂质浓度比第1半导体层高的第2半导体层、设于第2半导体层与第2面之间的第2导电型的第1半导体区域、设于第1半导体区域与第2面之间的第1导电型的第2半导体区域、和在从第2面到达第2半导体层且在第2方向上延伸的第1沟槽内隔着第1绝缘膜而与第1半导体区域对置地设置的第2电极。置地设置的第2电极。置地设置的第2电极。

【技术实现步骤摘要】
半导体装置
[0001]关联申请
[0002]本申请享受以日本专利申请2020－157832号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体装置。

技术介绍

[0004]MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等半导体装置被用于电力转换等用途。关于这样的半导体装置，期望的是良品率高的半导体装置。

技术实现思路

[0005]本专利技术的实施方式提供良品率高的半导体装置。
[0006]实施方式的半导体装置具有第1电极和基板，上述基板具有第1电极所接触的第1面和与第1面对置的第2面，上述基板的第1面具有第2方向的长度小于第1方向的长度的第1槽，上述第1方向平行于上述第1面，上述第2方向与上述第1方向交叉且平行于上述第1面，基板具有：第1导电型的第1半导体层、设于第1半导体层与第2面之间且第1导电型的杂质浓度比第1半导体层高的第2半导体层、设于第2半导体层与第2面之间的第2导电型的第1半导体区域、设于第1半导体区域与第2面之间的第1导电型的第2半导体区域、和在从第2面到达第2半导体层且在第2方向上延伸的第1沟槽内隔着第1绝缘膜而与第1半导体区域对置地设置的第2电极。
附图说明
[0007]图1是第1实施方式的半导体装置的示意性的电路图。
[0008]图2是第1实施方式的半导体装置的示意俯视图。
[0009]图3是第1实施方式的半导体装置的示意剖面图。
[0010]图4是第1实施方式的半导体装置的主要部分的示意剖面图。
[0011]图5是第1实施方式的半导体装置的主要部分的示意剖面图的其他的一例。
[0012]图6是第1实施方式的半导体装置的主要部分的示意剖面图。
[0013]图7是第1实施方式的半导体装置的主要部分的示意剖面图的其他的一例。
[0014]图8是第1实施方式的半导体装置的主要部分的示意剖面图。
[0015]图9是第1实施方式的半导体装置的主要部分的示意剖面图。
[0016]图10是成为第1实施方式的比较方式的半导体装置的示意剖面图。
[0017]图11是第2实施方式的半导体装置的主要部分的示意图。
[0018]图12是表示第2实施方式的半导体装置的制造工序的主要部分的示意剖面图。
[0019]图13是第3实施方式的半导体装置的主要部分的示意图。
[0020]图14是第4实施方式的半导体装置的主要部分的示意图。
[0021]图15是第5实施方式的半导体装置的主要部分的示意图。
[0022]图16是第6实施方式的半导体装置的主要部分的示意图。
具体实施方式
[0023]以下，一边参照附图一边说明本专利技术的实施方式。另外，以下的说明中，对相同的部件等赋予相同的附图标记，对说明过一次的部件等适当省略其说明。
[0024]本说明书中，为了表示构件等的位置关系，将附图的上方向记载为“上”，将附图的下方向记载为“下”。本说明书中，“上”、“下”的概念不一定是表示与重力的朝向的关系的用语。
[0025]以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。
[0026]在以下的说明中，n
+
、n、n
－
以及p
+
、p、p
－
的标记表示各导电型中的杂质浓度的相对高低。即n
+
表示与n相比n型的杂质浓度相对较高，n
－
表示与n相比n型的杂质浓度相对较低。并且，p
+
表示与p相比p型的杂质浓度相对较高，p
－
表示与p相比p型的杂质浓度相对较低。另外，也有将n
+
型、n
－
型仅记载为n型、将p
+
型、p
－
型仅记载为p型的情况。
[0027](第1实施方式)
[0028]本实施方式的半导体装置具有第1电极和基板，上述基板具有第1电极所接触的第1面和与第1面对置的第2面，上述基板的第1面具有第2方向的长度小于第1方向的长度的第1槽，上述第1方向平行于上述第1面，上述第2方向与上述第1方向交叉且平行于上述第1面，基板具有：第1导电型的第1半导体层、设于第1半导体层与第2面之间且第1导电型的杂质浓度比第1半导体层高的第2半导体层、设于第2半导体层与第2面之间的第2导电型的第1半导体区域、设于第1半导体区域与第2面之间的第1导电型的第2半导体区域、和在从第2面到达第2半导体层且在第2方向上延伸的第1沟槽内隔着第1绝缘膜而与第1半导体区域对置地设置的第2电极。
[0029]进而，本实施方式的半导体装置的基板还具备设于第2半导体层与第2面之间的第2导电型的第3半导体区域、设于第3半导体区域与第2面之间的第1导电型的第4半导体区域、在从第2面到达第2半导体层且在第2方向上延伸的第2沟槽内隔着第2绝缘膜而与第3半导体区域对置地设置的第3电极，基板具有第1区域和第2区域，上述第1区域具有第1半导体区域、第2半导体区域、和第2电极，上述第2区域在第1方向上与第1区域邻接，并具有第3半导体区域、第4半导体区域和第3电极，第1槽跨过第1区域和第2区域。
[0030]图1是本实施方式的半导体装置100的示意性的电路图。本实施方式的半导体装置100的电路是第1晶体管Tr1的漏极与第2晶体管Tr2的漏极被电连接而成的电路。例如，半导体装置100的电路是能够充放电的二次电池的用于充电以及放电的电路。例如，图1中从右向左流过的第1电流是来自二次电池的放电电流。并且，例如，图1中从左向右流过的第2电流是向二次电池的充电电流。如此，半导体装置100的电路能够流过彼此相反的朝向的第1电流和第2电流。
[0031]这里，考虑仅设有第1晶体管Tr1而没有设置第2晶体管Tr2的情况。该情况下，即使想要将第1晶体管Tr1截止而停止第2电流的流动，也经由第1晶体管Tr1的体二极管BD1而导致流过第2电流。
[0032]并且，考虑仅设有第2晶体管Tr2而没有设置第1晶体管Tr1的情况。该情况下，即使想要将第2晶体管Tr2截止而停止第1电流的流动，也经由第2晶体管Tr2的体二极管BD2而导致流过第1电流。
[0033]因此，在半导体装置100中将第1晶体管Tr1的漏极与第2晶体管Tr2的漏极电连接。通过这样的连接，体二极管BD1的阴极与体二极管BD2的阴极被电连接。这里考虑将第1晶体管Tr1与第2晶体管Tr2截止而停止第2电流的情况。该情况下，即使第2电流想要经由第1晶体管Tr1的体二极管BD1流动，也由于体二极管BD2的阴极与体二极管BD1的阴极电连接因此不流过第2电流。并且，考虑将第1晶体管Tr1与第2晶体管Tr2截止而停止第1电流的情况。该情况下，即使第1电流想要经本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第1电极；以及基板，具有上述第1电极所接触的第1面和与上述第1面对置的第2面，上述基板在上述第1面具有第2方向的长度小于第1方向的长度的第1槽，上述第1方向平行于上述第1面，上述第2方向与上述第1方向交叉且平行于上述第1面，上述基板具备：第1导电型的第1半导体层；第2半导体层，设于上述第1半导体层与上述第2面之间，且上述第1导电型的杂质浓度高于上述第1半导体层；第2导电型的第1半导体区域，设于上述第2半导体层与上述第2面之间；第1导电型的第2半导体区域，设于上述第1半导体区域与上述第2面之间；以及第2电极，在从上述第2面到达上述第2半导体层且在上述第2方向上延伸的第1沟槽内，隔着第1绝缘膜而与上述第1半导体区域对置设置。2.如权利要求1所述的半导体装置，上述第1槽未贯通上述基板的侧面。3.如权利要求1或2所述的半导体装置，上述第1电极具有通过覆盖上述第1面的上述第1槽而与上述第1槽对应的第2槽。4.如权利要求1或2所述的半导体装置，在上述第1槽之中设有第3槽，上述第3槽的上述第1方向上的长度比上述第1槽的上述第1方向上的长度短，在与上述第1方向以及上述第2方向交叉的第3方向上，上述第3槽的深度比上述第1槽的深度深。5.如权利要求1或2所述的半导体...

【专利技术属性】
技术研发人员：小岛秀春，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：