低温共烧陶瓷电子器件的电路模体单元集成构造制造技术

本实用新型专利技术提供一种低温共烧陶瓷电子器件的电路模体单元集成构造，包含一集成模体及被包覆在所述集成模体之内的若干电极及导电通路，所述集成模体是由若干电路模体单元叠合组成，其中，所述电路模体单元是在一陶瓷基体上设有电极图案凹模及导通孔，在所述电极图案凹模之内填设导电材料以形成一所述电极，在所述导通孔之内填设导电材料以形成一导线段；各所述电路模体单元叠合组立，使上、下邻接的所述导线段电性连接形成一所述导电通路，且所述导电通路电性连接各所述电极之中的至少一个。借此，提供一种新颖的低温共烧陶瓷电子器件的电路模体单元集成构造，其具有多层迭叠置的电极结构并可电性连接多层电极，以形成一种集成式的立体电路结构。式的立体电路结构。式的立体电路结构。

【技术实现步骤摘要】
低温共烧陶瓷电子器件的电路模体单元集成构造


[0001]本技术涉及以低温共烧陶瓷手段制作电子器件的


技术介绍

[0002]低温共烧陶瓷技术(Low Temperature Co
‑
fired Ceramic，以下简称LTCC)目前已被广泛应用于注重体积轻薄短小的可携式产品上，是无线通信模块的技术趋势。使用LTCC工艺可将各种被动组件，例如低容值电容、电阻、滤波器、阻抗转换器、耦合器等组件埋入多层陶瓷基板中，利用印刷涂布工艺烧结形成整合式陶瓷组件。如图10所示，目前以LTCC手段制作电子器件时，在网印(Screen Printing)工艺步骤中，是以网版印刷方式将导电胶印在陶瓷生胚800表面上，形成所需的电极图案900，经过烘干之后获得固化的电极；这种以印刷涂布方式所形成的电极厚度，通常仅能达到10
µ
m左右，对于必须具备大功率效能的被动组件，如耦合器，其电极厚度需求达40
µ
m或是更高时，前述传统的印刷涂布方式无法做到，若是使用重若干次的印刷及烘干工艺，所形成的电极图案虽可达到所需的电极厚度，但是电极图案已经有外扩及毛边情况发生，导致电子器件成品的电气特性、功能不符需求，又或是在下一步LTCC工艺的加工叠压时，衍生电极图案变形或形成电极侧边空洞的缺陷。
[0003]针对上述缺陷的改善方案，先前申请人曾提供一种改进的低温共烧陶瓷(LTCC)电子器件单元结构，主要是通过选用与所需电极厚度相同厚度或略大厚度的模板层，并在该模板层上切割出镂空槽沟以形成所需的电极图模，将导电材料填入电极图模，据此获得所需电极厚度的电极图案；该改善方案可应用于制作较大电极厚度的大功率效能电子器件，但没有记载制作多层电极结构以及将多层电极串接的导通架构，无法适用在结构日益复杂的低温共烧陶瓷电子器件。

技术实现思路

[0004]有鉴于此，本技术主要的目的在于提供一种新颖的低温共烧陶瓷电子器件的电路模体单元集成构造，其具有多层叠置的电极结构并可电性连接多层电极，以形成一种集成式的立体电路结构。
[0005]为了达成上述目的，本技术所提供的低温共烧陶瓷电子器件的电路模体单元集成构造，包含一集成模体及被包覆在所述集成模体之内的若干电极及导电通路，其特征在于：所述集成模体是由若干电路模体单元叠合组成，其中，所述电路模体单元是在一陶瓷基体上设有电极图案凹模及导通孔，所述电极图案凹模的凹陷深度介于0.5
µ
m至5000
µ
m之间，所述导通孔是贯穿设置于所述陶瓷基体，所述导通孔的孔径在10
µ
m以上，并在所述电极图案凹模之内填设导电材料以形成一所述电极，在所述导通孔之内填设导电材料以形成一导线段；以及各所述电路模体单元叠合组立，使上、下邻接的所述导线段电性连接形成一所述导电通路，且所述导电通路电性连接各所述电极之中的至少一个。
[0006]在一实施例，所述陶瓷基体为单层的陶瓷材料层，所述陶瓷基体的厚度5000
µ
m以下。
[0007]在一实施例，所述陶瓷基体由双层的陶瓷材料层叠合组成，所述陶瓷基体包含一模板层和一衬底层，所述衬底层叠合在所述模板层的下方，在所述模板层上设有贯穿上表面与下表面的镂空槽沟，所述镂空槽沟与所述衬底层共同构成所述电极图案凹模，所述导通孔是同轴贯穿设置于所述模板层和所述衬底层；其中，所述模板层的厚度介于0.5
µ
m至2000
µ
m之间，所述衬底层的厚度在10
µ
m以上。
[0008]在一实施例，所述集成模体还包含一底层电路模体单元，所述底层电路模体单元叠合于所述集成模体的最下面，所述底层电路模体单元是在一陶瓷基体上设有电极图案凹模，所述电极图案凹模的凹陷深度介于0.5
µ
m至5000
µ
m之间，并在所述电极图案凹模之内填设导电材料以形成一所述电极。
[0009]在一实施例，所述导通孔的上方端口及下方端口为具有扩大孔径的端口。
附图说明
[0010]图1为本技术实施例的侧面剖示图。
[0011]图2为本技术实施例的集成模体的侧面剖示图。
[0012]图3为本技术实施例的集成模体的叠层分离的立体图。
[0013]图4为第一电路模体单元的侧面剖示图，显示陶瓷基体结构及在陶瓷基体内填设导电材料。
[0014]图5为第二电路模体单元的侧面剖示图，显示陶瓷基体结构及在陶瓷基体内填设导电材料。
[0015]图6为第三电路模体单元的侧面剖示图，显示陶瓷基体结构及在陶瓷基体内填设导电材料。
[0016]图7为底层电路模体单元的侧面剖示图，显示陶瓷基体结构及在陶瓷基体内填设导电材料。
[0017]图8为另一种导通孔构造的示意图，显示导通孔具有喇叭状的端口。
[0018]图9为再一种导通孔构造的示意图，显示导通孔具有哑铃头状的端口。
[0019]图10为传统LTCC手段制作的电子器件单元结构的侧面剖示图。
[0020]图中：
[0021]10集成模体；11第一电路模体单元；12第二电路模体单元；13第三电路模体单元；
[0022]14底层电路模体单元；11a、12a、13a、14a陶瓷基体；13b、14b模板层；13c、14c衬底层；
[0023]111、121、131、141电极图案凹模；D凹陷深度；112、113、122、123导通孔；
[0024]21第一电极；22第二电极；23第三电极；24第四电极；31、32、33、41、42导线段；
[0025]80喇叭状端口；90哑铃头状端口；800陶瓷生胚；900电极图案。
具体实施方式
[0026]下面结合附图和具体实施例对本技术作进一步说明，以使本领域的技术人员可以更好的理解本技术并能予以实施，但所举实施例不作为对本技术的限定。
[0027]图1至图3清楚地描述了一种具有四个电极叠层的低温共烧陶瓷电子器件的电路模体单元集成构造，其包含一集成模体10及被包覆在该集成模体之内的多个电极及导电通
路；该集成模体10是由第一电路模体单元11、第二电路模体单元12、第三电路模体单元13及一底层电路模体单元14叠合组成；前述电路模体单元所使用的陶瓷基体11a、12a、13a、14a是由具低介电常数及低介电损耗的陶瓷材料制成，可任意性地选用单层式的或多层式的陶瓷基体，例如在本实施例中，第一电路模体单元11与第二电路模体单元12是采用单层式的陶瓷基体11a、12a，而第三电路模体单元13及一底层电路模体单元14是采用双层式的陶瓷基体13a、14a。
[0028]其中，如图2至图4所示，第一电路模体单元11是使用单层式的陶瓷基体，该陶瓷基体11a的厚度约为70
µ
m，使用切割装置(例如是冲模机)在该陶瓷基体11a上形成一电极图案凹模111及二导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低温共烧陶瓷电子器件的电路模体单元集成构造，包含一集成模体及被包覆在所述集成模体之内的若干电极及导电通路，其特征在于：所述集成模体是由若干电路模体单元叠合组成，其中，所述电路模体单元是在一陶瓷基体上设有电极图案凹模及导通孔，所述电极图案凹模的凹陷深度介于0.5
µ
m至5000
µ
m之间，所述导通孔是贯穿设置于所述陶瓷基体，所述导通孔的孔径在10
µ
m以上，并在所述电极图案凹模之内填设导电材料以形成一所述电极，在所述导通孔之内填设导电材料以形成一导线段；以及各所述电路模体单元叠合组立，使上、下邻接的所述导线段电性连接形成一所述导电通路，且所述导电通路电性连接各所述电极之中的至少一个。2.如权利要求1所述的低温共烧陶瓷电子器件的电路模体单元集成构造，其特征在于，所述导电材料为含银重量比80%以上的导电胶。3.如权利要求1所述的低温共烧陶瓷电子器件的电路模体单元集成构造，其特征在于，所述陶瓷基体为单层的陶瓷材料层，所述陶瓷基体的厚度5000
µ
m以下。4.如权利要求1所述的低...

【专利技术属性】
技术研发人员：陈春夏，
申请(专利权)人：悦城科技股份有限公司，
类型：新型
国别省市：