半导体器件制造技术

一种半导体器件包括：第一有源图案和第二有源图案，设置在衬底上；场绝缘膜，设置在第一有源图案和第二有源图案之间；与第一有源图案交叉的第一栅极结构；以及与第二有源图案交叉的第二栅极结构，其中第一栅极结构包括在第一有源图案上的第一栅极绝缘膜、在第一栅极绝缘膜上的第一上插入膜以及在第一上插入膜上的第一上导电膜，第二栅极结构包括在第二有源图案上的第二栅极绝缘膜、在第二栅极绝缘膜上的第二上插入膜以及在第二上插入膜上的第二上导电膜。第一上插入膜和第二上插入膜中的每个可以包括铝氮化物膜。第一上导电膜和第二上导电膜中的每个可以包括铝。电膜中的每个可以包括铝。电膜中的每个可以包括铝。

【技术实现步骤摘要】
半导体器件


[0001]本公开涉及半导体器件。

技术介绍

[0002]作为一种用于增大半导体器件的密度的按比例缩放(scaling)技术，已经提出多栅极晶体管，其中鳍型或纳米线型多沟道有源图案(或硅主体)形成在衬底上并且栅极形成在多沟道有源图案的表面上。
[0003]由于多栅极晶体管使用三维(3D)沟道，所以能够促进按比例缩放。此外，能够在不增大多栅极晶体管的栅极长度的情况下增强电流控制能力。此外，能够有效地抑制短沟道效应(SCE)，即沟道区的电位受漏极电压影响的现象。然而，可能难以降低或调制包括p型金属氧化物半导体(PMOS)和n型金属氧化物半导体(NMOS)两者的多栅极晶体管的阈值电压，因为需要具有适当厚度的适合的p型功函数膜和适合的n型功函数膜，而这些功函数膜的厚度减小已经达到其极限，并且在这些多栅极晶体管的每个中具有有限的空间用于厚金属膜沉积。

技术实现思路

[0004]本公开的实施方式提供一种能够降低或调制晶体管的阈值电压的半导体器件。
[0005]本公开的实施方式还提供一种制造半导体器件的方法，该半导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一有源图案和第二有源图案，设置在衬底上并彼此相邻；场绝缘膜，设置在所述衬底上，在所述第一有源图案和所述第二有源图案之间，并与所述第一有源图案和所述第二有源图案直接接触；与所述第一有源图案交叉的第一栅极结构，在所述衬底上；以及与所述第二有源图案交叉的第二栅极结构，在所述衬底上，其中所述第一栅极结构包括在所述第一有源图案上的第一栅极绝缘膜、在所述第一栅极绝缘膜上的第一上插入膜以及在所述第一上插入膜上并与所述第一上插入膜接触的第一上导电膜，所述第二栅极结构包括在所述第二有源图案上的第二栅极绝缘膜、在所述第二栅极绝缘膜上的第二上插入膜以及在所述第二上插入膜上并与所述第二上插入膜接触的第二上导电膜，所述第一上插入膜和所述第二上插入膜中的每个包括铝氮化物膜，以及所述第一上导电膜和所述第二上导电膜中的每个包括铝。2.根据权利要求1所述的半导体器件，其中所述第一上插入膜不与所述第一栅极绝缘膜接触，以及所述第二上插入膜与所述第二栅极绝缘膜直接接触。3.根据权利要求2所述的半导体器件，其中所述第一有源图案设置在p型金属氧化物半导体(PMOS)区域中，以及所述第二有源图案设置在n型金属氧化物半导体(NMOS)区域中。4.根据权利要求2所述的半导体器件，其中所述第一栅极结构还包括设置在所述第一上插入膜和所述第一栅极绝缘膜之间的下导电膜。5.根据权利要求1所述的半导体器件，其中所述第一栅极结构还包括设置在所述第一栅极绝缘膜和所述第一上插入膜之间的下插入膜，以及所述下插入膜包括具有1.5或更高的电负性的金属的氮化物或氧化物。6.根据权利要求5所述的半导体器件，其中所述下插入膜包括钼氧化物、钼氮化物、铌氧化物、铌氮化物、镍氧化物、锡氧化物和钛氧化物中的至少一种。7.根据权利要求5所述的半导体器件，其中所述下插入膜不形成在所述第二有源图案上。8.根据权利要求1所述的半导体器件，其中所述第一上插入膜和所述第二上插入膜彼此直接接触，以及所述第一上导电膜和所述第二上导电膜彼此直接接触。9.根据权利要求8所述的半导体器件，其中所述第一栅极结构还包括设置在所述第一栅极绝缘膜和所述第一上插入膜之间的下插入膜和下导电膜，所述下插入膜包括具有1.5或更高的电负性的金属的氮化物或氧化物，以及所述下插入膜的端部和所述下导电膜的端部设置在所述场绝缘膜的顶表面上。
10.根据权利要求1所述的半导体器件，其中所述第一有源图案和所述第二有源图案中的每个包括从所述衬底突出的下图案以及与所述下图案间隔开的片状图案。11.一种半导体器件，包括：第一有源图案和第二有源图案，设置在衬底上并彼此相邻；场绝缘膜，设置在所述衬底上，在所述第一有源图案和所述第二有源...

【专利技术属性】
技术研发人员：裵洙瀯，朴钟昊，李东洙，金完敦，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：