【技术实现步骤摘要】
半导体器件及其制造方法
[0001]本专利技术构思涉及半导体器件及其制造方法。更具体地，本专利技术构思涉及包括线图案的半导体器件及其制造方法。
技术介绍
[0002]所提出的用于增加集成电路器件密度的缩放技术包括多栅晶体管，其中，鳍型或纳米线型硅主体形成在衬底上，并且栅极形成在该硅主体的表面上。
[0003]由于这种多栅晶体管利用三维沟道，因此它可以很容易地被缩放。此外，即使不增加多栅晶体管的栅长，也可以改善电流控制能力。此外，可以有效地抑制沟道区的电位受漏极电压影响的SCE(短沟道效应)。
技术实现思路
[0004]本专利技术构思的各方面提供了一种通过防止源极区域和漏极区域的缺陷而具有改善的性能、可靠性和良品率的半导体器件及其制造方法。
[0005]本专利技术构思的各方面还提供了一种半导体器件及其制造方法，该半导体器件包括有源图案并且具有改善的设计多样性，在有源图案中，线图案和鳍型图案在窄区域中混合。
[0006]然而，本专利技术构思的各方面不限于本文所阐述的方面。通过参考以下给出的...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：衬底，包括沿第一方向布置的第一区域和第二区域、以及在所述第一区域和所述第二区域之间的第三区域；有源图案，在所述衬底上沿所述第一方向延伸；以及第一栅电极、第二栅电极和第三栅电极，在所述有源图案上彼此间隔开并且各自沿与所述第一方向相交的第二方向延伸，其中，所述第一区域的所述有源图案包括彼此间隔开并且穿透所述第一栅电极的多个第一半导体图案，所述第二区域的所述有源图案包括彼此间隔开并且穿透所述第二栅电极的多个第二半导体图案，所述第三区域的所述有源图案包括从所述衬底突出并且与所述第三栅电极相交的过渡图案，并且所述过渡图案包括牺牲图案和第三半导体图案，所述牺牲图案和所述第三半导体图案交替堆叠在所述第三区域上并且包括彼此不同的材料。2.根据权利要求1所述的半导体器件，其中，所述第一半导体图案、所述第二半导体图案和所述第三半导体图案包括第一半导体材料，并且所述牺牲图案包括与所述第一半导体材料不同的第二半导体材料。3.根据权利要求2所述的半导体器件，其中，所述第一半导体材料包括硅Si，并且所述第二半导体材料包括硅锗SiGe。4.根据权利要求1所述的半导体器件，其中，所述第一半导体图案、所述第二半导体图案和所述第三半导体图案在所述第一方向上彼此重叠。5.根据权利要求1所述的半导体器件，其中，所述第一半导体图案在所述第二方向上具有第一宽度，并且所述第二半导体图案在所述第二方向上具有小于所述第一宽度的第二宽度。6.根据权利要求5所述的半导体器件，其中，所述第三半导体图案在所述第二方向上具有第三宽度，并且所述第三宽度从所述第一半导体图案到所述第二半导体图案逐渐减小。7.根据权利要求1所述的半导体器件，还包括：场绝缘膜，在所述衬底上覆盖所述有源图案的侧表面的一部分，所述第三区域的所述场绝缘膜的上表面的高度大于所述第一区域和所述第二区域的所述场绝缘膜的上表面的高度。8.根据权利要求1所述的半导体器件，还包括：保护膜，介于所述过渡图案和所述第三栅电极之间，并且不介于所述第一半导体图案和所述第一栅电极之间、以及所述第二半导体图案和所述第二栅电极之间。9.根据权利要求8所述的半导体器件，其中，所述保护膜以共形方式沿所述过渡图案的侧表面和上表面延伸。10.一种半导体器件，包括：衬底，包括沿第一方向布置的第一区域和第二区域、以及在所述第一区域和所述第二区域之间的第三区域；
有源图案，在所述衬底上沿所述第一方向延伸；以及第一栅极结构、第二栅极结构和第三栅极结构，在所述有源图案上彼此间隔开并且沿与所述第一方向相交的第二方向延伸，其中，所述第一区域的所述有源图案包括与所述衬底间隔开并且穿透所述第一栅极结构的第一线图案，所述第二区域的所述有源图案包括与所述衬底间隔开并且穿透所述第二栅极结构的第二线图案，所述第三区域的所述有源图案包括从所述衬底突出的过渡图案，所述过渡图案包括倾斜表面，所述倾斜表面与所述第三栅极结构的侧表面形成锐角，并且所述第三栅极结构围绕所述过渡图案的侧表面和上...
【专利技术属性】
技术研发人员：宋成镐，李钟汉，朴钟河，李载晛，白种勋，郑大木，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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