改善有缺陷的半导体材料质量的方法技术

提供了一种方法，其中，对有缺陷的半导体晶体材料执行非晶化步骤，随之以热处理步骤。非晶化步骤使有缺陷的半导体晶体材料的包括表面区的区域部分或完全非晶化。然后执行热处理步骤，以便使有缺陷的半导体晶体材料的非晶化区域再结晶。在本发明专利技术中，利用从有缺陷的半导体晶体材料的非非晶化区域的固相晶体再生长，达到了再结晶。

【技术实现步骤摘要】

本专利技术涉及到半导体结构的制造方法，更确切地说是涉及到改善有缺陷的半导体晶体近表面材料质量的方法。
技术介绍
由于与绝缘体上非应变硅起始衬底(亦即SOI)相比，绝缘体上应变硅(SSOI)衬底中的电荷载流子迁移率得到了改善，故在当前的半导体技术中，绝缘体上应变硅(SSOI)衬底正被考虑用于高性能互补金属氧化物半导体(CMOS)器件技术中。缺陷密度低的绝缘体上SiGe(SGOI)目前是用下列二种方法之一来生产的1)在体硅衬底上生长弛豫的硅锗(SiGe)合金层，并将弛豫的SiGe合金层转移到氧化的“处置”衬底上；2)在现有的SOI衬底上生长应变的SiGe合金层，随之以高温退火以便匀化和弛豫在氧化层上的SiGe合金层。在已经形成了绝缘体上SiGe(SGOI)之后，外延生长一层硅，以便形成应变硅层(张应变)。即使对于缺陷低的SGOI，由于在SiGe样片上直接生长硅，故也有可能在应变硅层中产生缺陷。对于可用于现代CMOS集成电路(IC)技术的应变硅层，材料的有源区中的缺陷数目必须保持尽可能少。迄今尚无涉及到改善诸如SSOI衬底之类的有缺陷的半导体晶体材料近表面材料质量的现有技术。本专利技术提供了一种方法来改善有缺陷的半导体材料晶体的材料质量。
技术实现思路
本专利技术的目的是提供一种方法来改善原先有缺陷的半导体晶体近表面的质量。本专利技术的另一目的是提供一种简单的节约成本的且与常规CMOS工艺兼容的改善有缺陷半导体晶体材料的质量的方法。本专利技术的另一目的是提供一种改善有缺陷的本体半导体晶体材料或异质结构半导体晶体材料质量的方法。在本专利技术中，利用对有缺陷的半导体晶体材料进行非晶化步骤随之以热处理步骤的方法，达到了这些和其它的目的和优点。根据本专利技术，非晶化步骤使有缺陷的半导体晶体材料的包括表面区的一个区域部分或完全成为非晶化。接着执行热处理步骤，以便使有缺陷的半导体晶体材料的非晶区域再结晶。具体地说，在本专利技术中，利用从有缺陷的半导体晶体材料的未被非晶化的区域的固相晶体再生长，得到了再结晶。此固相再生长仅仅转移延伸通过非晶层的那些缺陷，从而消除了任何硅(或其它外延层)与生长有关的缺陷。只要半导体晶体材料，例如Si/SiGe异质结构相对于应变释放缺陷的产生是热力学稳定的，非晶化半导体晶体材料就会以同样的应变量再结晶而不引入额外的缺陷。在本专利技术中，只要非晶区不延伸到半导体晶体材料中埋置的非晶层(例如埋置的氧化层)或完全通过半导体晶体材料，固相再结晶就会发生。在本体应变硅技术中，各个层将以非晶/单晶界面处材料质量所确定的缺陷密度而再生长。广义地说，本专利技术的方法包含下列步骤对有缺陷的半导体晶体材料的一个区域进行部分或完全非晶化；以及对非晶化的有缺陷半导体晶体材料进行热处理，以便使所述部分或完全非晶化的区域再结晶，形成与有缺陷的半导体晶体材料相比具有降低了的缺陷密度的再结晶区域。附图说明图1是剖面图，示出了能够用于本专利技术的一种可能的起始结晶SSOI结构。图2是剖面图，示出了图1的起始结晶结构中非晶区的形成。图3是剖面图，示出了再结晶之后的图2结构。图4是一种SSOI衬底的X射线摇摆曲线数据，此SSOI衬底具有在400埃的SiGe上生长有200埃的应变Si，实心圆表示原生长的数据，方块表示每平方厘米3×1014原子和15keV的Ge注入之后的数据，而实线表示1000℃和5秒钟热退火之后的数据。图5是光学显微图，示出了得自非晶化和再结晶之前的原生长的SSOI衬底的腐蚀缺陷，亦即腐蚀坑缺陷。图6是非晶化和再结晶之后的图5的SSOI衬底的光学显微图。具体实施例方式下面参照附图来更详细地描述本专利技术，本专利技术提供了改善有缺陷的半导体晶体材料质量的方法。在这些附图中，相似和/或对应的元件用相似的参考号来表示。首先参照图1，示出了能够用于本专利技术的一种可能的有缺陷半导体晶体材料10。具体地说，图1所示的有缺陷的半导体晶体材料10是一种SSOI衬底，它包含底部半导体层12、抗Ge扩散势垒14、(部分或完全)弛豫的SiGe合金层16、以及(以拉伸方式)应变的硅层18。虽然本专利技术的附图及其说明将有缺陷的半导体晶体材料描述成SSOI异质结构，但本专利技术不仅仅局限于这种有缺陷的半导体晶体材料。而是也完全可以是其它类型的有缺陷半导体晶体材料。也能够被用于本专利技术的其它类型的有缺陷半导体晶体材料的例子包括但不局限于Si、SiGe、SiGeC、SiC、Ge、GaAs、InP、InAs、以及其它的III/V族化合物半导体。包含缺陷的半导体晶体材料10可以是本体衬底或晶片、具有至少一种上述半导体材料作为最上层的多层半导体、或其它异质结构。例如绝缘体上硅或绝缘体上SiGe(SGOIs)可以被用作有缺陷的半导体晶体材料10。存在于有缺陷的半导体晶体材料10中的缺陷的密度约为每平方厘米100个缺陷或以上，更典型的是SOI衬底的缺陷数量约为每平方厘米10-104个缺陷，而SGOI衬底约为每平方厘米104-108个缺陷。术语“缺陷”包括线缺陷、堆垛层错、微孪晶、以及它们的组合。用本
熟练人员众所周知的常规方法来制作有缺陷的半导体晶体材料10。例如，晶体生长即直拉方法能够被用于制作本体半导体晶体材料。SIMOX(氧离子注入分离)或晶片键合方法能够被用于制作SOI衬底。诸如图1所示的一种制作SGOI衬底的方法是借助于在本体硅衬底上生长弛豫的硅锗(SiGe)，随之以将弛豫的SiGe合金层转移到氧化了的“处置”衬底上。另一种制作SGOI衬底的方法是借助于在现有SOI衬底上生长应变的SiGe合金层，随之以高温退火以匀化和弛豫氧化层上的SiGe合金层。在用来产生SGOI衬底的上述二种方法的任何一种中，都能够在SGOI的表面上外延生长硅层或Si/SiGe异质结构，以便形成SSOI衬底。接着，从其上表面向下延伸的有缺陷的半导体结构10的上部区域，被部分或完全地非晶化。可以用例如向原始是单晶的有缺陷的半导体结构10的表面进行离子注入的方法，来执行非晶化。当碰撞到有缺陷的半导体结构10的表面区的离子位移足够的衬底原子从而消除表面区中的长程晶序时，就出现离子注入引起的非晶化。非晶化的过程通常由于在临界剂量下开始形成微观非晶团而发生。非晶团然后随着注入过程的继续而长大尺寸，直至各个非晶团重叠。非晶团形成的开始与非晶团重叠之间的表面区条件被认为是部分非晶化。当各个非晶团重叠时，认为此表面区被完全非晶化。在所示的例子中，SSOI衬底的应变的硅层18和弛豫的SiGe合金层16被部分或完全非晶化。非晶化了的区域在图2中被示为20。如所示，非晶化了的区域从表面向下延伸到由非晶化过程中所用的条件所确定的深度。非晶化区域20的深度不应该延伸到所示SSOI结构的抗Ge扩散层14中。当采用SOI结构时，非晶化区域20不延伸到埋置的氧化层中。当采用本体半导体晶体材料时，非晶化区域20不完全延伸通过本体材料。当从有缺陷的半导体晶体材料10的上表面测量时，非晶区20的深度典型约为1-200nm，深度约为5-100nm则更典型。可以用任何一种在结晶半导体材料中产生非晶区的且与常规CMOS工艺和材料兼容的工艺，来形成非晶区20。在本专利技术的一个实施方案中，用离子注入方法来形成非晶区20。可以用常规的束线注入机或等离子体浸入注入机来本文档来自技高网...

【技术保护点】
一种改善有缺陷的半导体晶体材料的材料质量的方法，它包含下列步骤：对有缺陷的半导体晶体材料的一个区域进行部分或完全非晶化；以及对非晶化了的区域进行热处理，以便使所述部分或完全非晶化了的区域再结晶，形成与有缺陷的半导体晶体材料相 比具有降低了的缺陷密度的再结晶区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：斯蒂芬W比戴尔，基思E佛格尔，谢里斯纳拉斯赫姆哈，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]