本发明专利技术公开了一种改进的电路线布线，在靠近半导体存储器件的存储单元区的外围电路区中提供平滑的电路线，并消除写速度限制因素。形成待连接到栅极层的金属（代替金属硅化多晶硅）线路层，以传送电信号到形成在外围电路区中的ＦＥＴ（例如，ＭＯＳＦＥＴ（金属氧化物半导体场效应晶体管））晶体管的栅极；该金属线路层形成（例如，通过一个金属镶嵌工艺）在与形成在栅极层（例如，通过另一金属镶嵌工艺）上的字线层不同的层上，因此获得具有减小的面积且不使用硅化物工艺的外围电路区的布线。
【技术实现步骤摘要】
本专利技术涉及半导体存储器，更具体而言，涉及一种在SRAM半导体存储器件中的电路布线。
技术介绍
超大规模集成电路(VLSI)已经允许电子工业在继续提高芯片性能和芯片可靠性的同时减少成本。静态随机存取存储器(Static Random AccessMemory，SRAM)芯片的性能也可以通过减小器件尺寸而提高。相应于对更高性能的电子系统例如个人计算机或电子通讯设备(例如蜂窝电话、PDA等)的增长的需求，易失性半导体存储器件例如SRAM正在实现更高的速度和集成(微型化)。存储芯片的制造商正进行大量的努力通过减小其尺寸而改进存储单元和与该存储单元连接的外围电路(其选择并读存储单元，例如传感放大器)的设计和制造。在外围电路区内的电路线布线技术对于集成(微型化)水平具有重要影响，该外围电路区靠近通过先进工艺技术而减小了存储单元尺寸的存储单元(阵列)区。图1是示出了包括其存储单元阵列和其外围电路区块的半导体存储器件的方框图。参照图1，该器件包括存储单元阵列110，其具有多个存储单元区块，每个区块均由多个存储单元构成；用于选择存储单元行的X解码器130；用于选择存储单元列的Y解码器140(设置在存储单元阵列110中)；连接到Y解码器140的列(Y)选通区块120，以指定存储单元阵列110的列(Y)通道；连接到列(Y)选通区块120的区块写驱动150，以提供写数据到存储单元；和连接到列(Y)选通区块120的区块传感放大器(S/A)160，以传感并放大(读)存储在存储单元中的数据。图2是图1所示的列(Y)选通区块120的典型部分的电路图。图2为了方便说明，示出了与(在存储单元阵列110内的)两个相邻存储单元1a和1b连接的一对电路线结构。参照图2，预充电和均衡部分122a以及读和写通道开关部分124a连接到第一存储单元1a的第一位线对BL0、BL0B。(第二存储单元1b)的第二位线对BL1、BL1B与类似的预充电和均衡部分122b及读和写通道开关部分124b连接。(在预充电和均衡部分122a中的)一对P型FET(例如MOS；MOSFET金属氧化物半导体场效应晶体管)晶体管Tp00和Tp01预充电第一位线对BL0、BL0B到电源电压VDD，且P型MOS均衡晶体管Te0在均衡操作期间将该位线对BL0和BL0B保持在同样的电势。类似地，(在预充电和均衡部分122b中的)第二对P型MOS晶体管Tp10和Tp11是用于预充电位线对BL1、BL1B到电源电势VDD的预充电晶体管，且P型MOS晶体管Te1是用于在均衡操作期间将第二位线对BL1和BL1B保持在同一电势(相对于彼此)的均衡晶体管。在读和写通道开关部分124a中，P型MOS晶体管Tr0和Tr0B被导通用于读操作，以将出现在位线对BL0、BL0B上的电势传送到例如传感放大器等的读相关的电路；且N型MOS晶体管Tw0、Tw0B在写操作期间被导通，以传送施加的写数据到位线对BL0、BL0B。类似地，在读和写通道开关部分124b中，P型MOS晶体管Tr1和Tr1B是在读操作期间导通以将出现在位线对BL1、BL1B上的电势传送到例如传感放大器等的读相关的电路的读通道开关晶体管；N型MOS晶体管Tw1、Tw1B是在写操作期间被导通以传送施加的写数据到位线对BL1、BL1B的写通道开关晶体管。图3是用于实施图2所示的易失性存储单元的常规六晶体管SRAM(静态随机存取存储器)的电路图。图2所示的每个存储单元1a和1b的电路结构可以是由六个晶体管M1-M4、P1和P2构成的常规CMOS(互补金属氧化物半导体)SRAM(静态随机存取存储器)单元，如图3所示。如果SRAM单元的单元间距(pitch)减小到大约光刻工艺的分辨率极限，那么六个晶体管可以设置在彼此不同的层上而不是设置在相同层上。不考虑在同一层或彼此不同的层上组成存储单元的晶体管的设置，当存储单元的单元间距减小时，更难于形成组成预充电和均衡部分及读和写通道开关部分的相似尺寸的晶体管。难于形成图2所示的与存储单元的最小间距的间距尺寸匹配的P型和N型晶体管。此外，在图2的列解码信号Y0、Y0B、Y1和Y1B中的列解码信号Y0和Y1的信号线必须分别与图2的连接节点co1和co2连接，因此线负载大。由于寄生电阻PR1、PR2、PR11和PR22可以具有很大值，在写操作中可能发生错误。同时，作为图1的X解码器130的一部分的行解码部分130a可以具有如图8所示的电路线结构。在四个子字线SWL0-SWL3连接到一个相应主字线MWL 100的情况下，形成在靠近存储单元区的功能电路区中的行解码器部分130a(图8)可以由四个(反相)驱动器构成。如果连接到子字线SWL0-SWL3的存储单元的单元间距被最小化，则形成驱动器的输入线60、61、62和63是很重要的。每个输入线60、61、62和63独立传送相应于选择信号的区块选择(BLK-SEL)信号SiDi到图8的相应的一条子字线SWL0-SWL3。换句话说，难于形成匹配最小化的存储单元间距的(组成驱动及其输入/输出线的)P型晶体管10-13和N型晶体管20-23。图4A和4B是图2的常规电路的常规布图的平面图。图4A的存储单元1a和1b分别相应于图2的存储单元1a和1b，且均衡晶体管Te0和Te1在区S10中沿Y方向形成(延长)(为了方便，X方向称为第一方向且Y方向称为第二方向)。参考标号2(例如在区S10中)表示形成在(半导体)基底上的P型(半导体)有源区，且矩形元件的参考标号WC表示它们是钨接触。“有源区”意为其中存在有晶体管或其他有源器件的区域。钨接触WC将金属层(相应于均衡晶体管Te0和Te1的漏区和源区)分别电连接到位线对BL0-BL0B和BL1-BL1B。图4A和4B所示的位线对BL0-BL0B和BL1-BL1B以点线(沿第二(Y)方向延伸的矩形)表示。每个栅极(层)由常被本领域技术人员称为“栅极多晶硅”的多晶硅层形成，并由实的外围线(涂成菱形图案的阴影)表示(在区S10中沿第二(Y)方向延长的矩形)。为了方便，在图4A中，表示均衡晶体管Te0和Te1的参考标号标注在均衡晶体管Te0和Te1的栅极(例如多晶硅(GP)层)上。晶体管栅极电极(例如多晶硅栅极电极)是调节在MOSFET(MOS)晶体管中的电流流动的电极。MOSFET的栅极电极控制在源极和漏极之间通过沟道流动的电流的流动。称为栅极氧化物的薄、高质量的二氧化硅膜将MOS晶体管的(多晶硅)栅极电极与导电晶体管沟道分离。图2的预充电晶体管Tp00、Tp01、Tp10和Tp11设置在图4A所示的区S11和图4B所示的区S12和S13中。写通道开关晶体管Tw0和Tw1及写通道开关晶体管Tw0B和Tw1B分别设置在图4B的区S12和S13中。通常，写通道开关晶体管Tw0、Tw1、Tw0B和Tw1B设置在N型半导体有源区中，以标号4表示。此外，读通道开关晶体管Tr0和Tr1及读通道开关晶体管Tr0B和Tr1B分别设置在P型有源区中，在图4B中的区S14和S15中以标号2表示。用于独立传送列解码信号Y0和Y1(到晶体管栅极)的多晶硅线路线在图4B中以参考标号Y0和Y1表示，并通过在有源区S14和S15(外部)之间的媒介区而沿第二本文档来自技高网...
【技术保护点】
一种半导体存储器件，包括：栅极层，包括形成在靠近存储单元区的外围电路区中的场效应晶体管的栅极电极；形成在所述栅极层上的字线层；和金属线路层，形成于不同于所述字线层的层，以传送电信号到所述栅极电极。
【技术特征摘要】
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【专利技术属性】
技术研发人员：梁香子，李松子，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]
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