半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，其中能够容易且可靠地实现沟道区域中的理想阶梯式分布，由此能同时抑制短沟道效应及防止迁移率下降。从半导体膜起将硅衬底非晶化到预定深度，并且在这种状态下引入将成为源极／漏极的杂质。然后激活杂质，并且通过低温固相外延再生长将非晶化的部分再结晶。由于低温固相外延再生长所需的处理温度在４５０℃－６５０℃范围内，因而能够抑制杂质热扩散到半导体膜，从而保持初始陡峭的阶梯式分布。

【技术实现步骤摘要】

本专利技术涉及一种用于MOS晶体管等的，并且尤其涉及一种适用于高性能CMOS晶体管等的。
技术介绍
近年来，对CMOS晶体管进一步微型化(miniaturization)的需求正不断增长，促使人们尽量缩短栅极长度来满足这种需求。然而，伴随着栅极长度的缩短产生称为短沟道效应的问题。因此，人们提出通过提高沟道区域内的杂质浓度来抑制短沟道效应的方法。但是，沟道区域内杂质浓度的提高会因杂质散射而导致载流子迁移率下降，从而阻碍了驱动电流的增大。因此，在试图缩短栅极长度时，抑制短沟道效应的需求和防止载流子迁移率下降的需求就呈互相制约(trade off)的关系。为了解决上述问题，人们提出称为外延(epi.)沟道晶体管或者反转(retrograde)沟道晶体管作为理想器件结构，其在抑制短沟道效应的同时不会引起迁移率下降。对于这种晶体管，沟道区域的表面层保持具有极低的杂质浓度或者处于未掺杂状态，但是其下层具有高杂质浓度。在这种晶体管中，由于载流子在表面层上形成的反型层(inversion layer)中移动而抑制了因杂质散射引起的迁移率下降，同时通过表面层下方高掺杂的下层防止漏极耗尽层的延长，从本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括如下步骤：将第一导电类型的第一杂质引入半导体衬底的半导体区域中，并且激活所述第一杂质；在所述半导体区域上形成薄的半导体膜；从所述半导体膜到所述半导体区域的预定深度进行非晶化；在所 述非晶化的半导体膜上经栅极绝缘体将栅电极图案化；从所述栅电极两侧的所述半导体膜将第二导电类型的第二杂质引入半导体区域中，并且形成源极区和漏极区；激活引入的所述第二杂质，并且通过进行热处理将所述半导体膜和所述半导体区域的非晶化 部分再结晶。

【技术特征摘要】
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【专利技术属性】
技术研发人员：宫下俊彦，铃木邦广，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]