一存储器单元（１１０）包含多个浮置栅（１２０Ｌ，１２０Ｒ）。沟道区域（１７０）包含多个次区域（２２０Ｌ，２２０Ｒ）与各自的浮置栅相邻，且包含位于浮置栅间的一连接区域（２１０）。连接区域具有与源极／漏极区域（１６０）相同的导电类型，以增加沟道导电性。因此，即使浮置栅间的内栅极介电层（１４４）变厚，使控制栅极（１０４）的沟道内电场减弱，浮置栅仍可靠近而放置在一起。
【技术实现步骤摘要】
本专利技术涉及集成非挥发性存储器(integrated nonvolatile memories)。
技术介绍
图1A为一虚接地(virtual ground)电子可程序化只读存储器(EPROM)阵列的电路图，描述于W.D.Brown等人所著，美国电机电子工程师学会1998年出版，「非挥发性半导体存储器技术」(”Nonvolatile SemiconductorMemory Technology”)一书中的第33页至第35页，该数据内容并于此处以供参考；图1B为该阵列的俯视图；且图1C为通过一字线(WL)104的一垂直截面A-A’(图1B)。各存储器单元110为一浮置栅晶体管110t。浮置栅(FG)120(图1B及图1C)是由经掺杂的多晶硅所制成，置于P型硅衬底130上(图1C)，藉由二氧化硅层140与衬底130隔离。控制栅极由经掺杂的多晶硅字线所提供。各个字线104以横排的方向(图1A至图1C的水平方向)贯穿阵列，以介电层144将字线104从浮置栅120和衬底130隔离开。位线160为衬底130中的扩散区域，经N+掺杂，各个位线160以纵列的方向(图1A至图1C的垂直方向)贯穿阵列。各晶体管110t各自具有由相邻位线(BL)160所提供的源极/漏极区域160。位于浮置栅120下方的沟道区域170为一P型区域，此P型区域延伸于衬底130中的源极/漏极区域160之间。位线160连接至一电路180，用以执行位线选择，位线160并依存储器操作所需而进行驱动和感测，在此亦提供了驱动字线的电路(图未示出)。存储器单元110藉由沟道热电子注入而被程序化。在程序化过程中，存储器单元110的字线104处于一高电压(12伏特)，存储器单元110的源极/漏极区域160之一(位线160其中之一)为8至9伏特，而另一源极/漏极区域160则接地。读取存储器单元110时，相应的字线被驱动至5伏特，相应位线160的其中之一则被驱动至2伏特，且另一位线为接地。此阵列由紫外光所擦除。
技术实现思路
在本专利技术某些实施例中，一存储器单元在各对相邻位线间包含了两个浮置栅。一实施例示于图2A(电路图)、图2B(由不同掩模所定义的”绘示”区域的俯视图，不解释杂质扩散)和图2C(沿着字线104的垂直截面)。字线104、位线160和电路180如图1A至图1C所安置，但于每个存储器单元110中，有两个浮置栅晶体管110L和110R(具有相应的浮置栅120L和120R)，亦即位于各对相邻位线160间的每排存储器中。各个存储器单元110可储存二位的信息，各浮置栅120L和120R可由热空穴注入(HH注入)或沟道热电子注入(CHEI)而被程序化。可以福勒诺罕隧道式技术(Fowler-Nordheim tunneling)擦除所述存储器单元110。在读取操作时，无论相应浮置栅120L或120R的状态为何，将源极/漏极区域160其中之一驱动至一高电压，使沟道区域170的相邻部分导电。于某些方面，该存储器结构类似于在2005年5月24日公告核发予凡霍特(Van Houdt)等人的美国专利第6,897,517号所建议的结构，但其间有重要的差异。在图2A至图2C的存储器中，沟道区域170在浮置栅120L和120R之间包含一N型连接区域210。在某些实施例中，连接区域210恒为浮置。例如，所述连接区域210并未连接至驱动和感测位线的电路180，亦不连接至任何其它驱动器。所述连接区域170降低了相邻位线160间的沟道电阻，这在字线104在相邻浮置栅120L和120R间不提供强的反转(strong inversion)时，尤为所需。应注意的是，若相邻浮置栅120L和120R彼此接近，则浮置栅间的内栅极介电层144会变厚(见图3)，而减弱浮置栅120L和120R间因衬底130中的字线所诱发的电场，这种情况下便需要连接区域210。在某些实施例中，连接区域与位线160相较下，较不浅薄及/或掺杂量较少，以减少连接区域的水平延伸，且因此避免了连接区域和相邻位线区域在程序化和读取操作时的电击穿(punch-through)，并抵消短沟道效应。本专利技术并不限于上述特征及优点，其它特征及优点于随后描述中提出，且本专利技术由所附权利要求书所定义。附图说明图1A为现有技术存储器阵列的电路图；图1B为图1A的阵列的俯视图； 图1C为图1B的结构的垂直截面；图2A为根据本专利技术某些实施例的存储器阵列的电路图；图2B为于根据本专利技术某些实施例中，图2A的阵列的俯视图；图2C及图3为于根据本专利技术某些实施例中，图2B的结构的垂直截面；图4为根据本专利技术某些实施例于制造过程中的存储器阵列的垂直截面；图5为根据本专利技术某些实施例于制造过程中的存储器阵列的俯视图；图6为根据本专利技术某些实施例于制造过程中的存储器阵列的垂直截面；图7A为根据本专利技术某些实施例于制造过程中的存储器阵列的俯视图；图7B、图8及图9为根据本专利技术某些实施例于制造过程中的存储器阵列的垂直截面；图10A为于根据本专利技术某些实施例中的存储器阵列俯视图；图10B为于根据本专利技术某些实施例中，图10A的存储器阵列的垂直截面；图11为根据本专利技术某些实施例于制造过程中的存储器阵列垂直截面；图12A为根据本专利技术某些实施例于制造过程中的存储器阵列俯视图；以及图12B及图13为根据本专利技术某些实施例于制造过程中的存储器阵列垂直截面。附图标记说明104字线 110存储器单元110t浮置栅晶体管110L浮置栅晶体管110R浮置栅晶体管120、120R、120L浮置栅120p多晶硅层120i多晶硅条片120s多晶硅间隙壁130衬底140二氧化硅层 144介电层160位线 160i位线条片170沟道区域 180电路210连接区域 210i连接区域条片210TN型连接区域 220R、220L沟道次区域410掩模 610掩模710氮化硅条片 720二氧化硅间隙壁 910掩模1010沟渠1310掩模具体实施方式本节所述的实施例用以说明而非限制本专利技术，本专利技术由所附权利要求书所定义。在附图中，除非特别提及，否则所有垂直截面皆沿着字线。如同图2A至图2C所示，存储器单元的沟道区域170包含与各自的浮置栅120L和120R相邻的P型掺杂沟道次区域220L和220R。此外，沟道区域170包含介于次区域220L和220R之间的N型掺杂连接区域210。在图2B中，符号D1代表位线160的宽度；D2为位线160和相邻连接区域210之间的距离；D3为连接区域210的宽度；D5为字线104的宽度；D6为相邻字线间的间隔。在字线方向，存储器单元的总宽度D4＝D1+2×D2+D3。存储器单元面积Acell＝D4×(D5+D6)，每位的面积为二分之一的存储器单元面积(Acell/2)。在一实施例中，D1＝D2＝D3＝0.08微米，D5＝0.13微米，D6＝0.07微米。因此，D4＝0.32微米，且Acell＝0.064平方微米。最小光刻线宽度(最小特征尺寸)F＝0.07微米。前述尺寸仅为例示，并不以为限。各存储器单元110中，各个晶体管110L和110R均具有二个状态，是故存储器单元110具有四个状态当左位(晶体管110L)和右位(晶体管110R)皆被程序化时，即状态一；当左位(晶体管110L)本文档来自技高网...
【技术保护点】
一种集成电路，其包括：一包含一第一表面的半导体区，该半导体区于该第一表面包含一非挥发性存储器的二个源极／漏极区域，该二个源极／漏极区域具一第一导电类型，且该二个源极／漏极区域由一位于该半导体区内的沟道区域所分离开；多个导电浮 置栅，形成于与该第一表面及该沟道区域相邻的该半导体区上；一导电栅，压在所述浮置栅上；以及一介电层，使该浮置栅与该导电栅及该半导体区相隔离；其中该沟道区域包含：多个沟道次区域，其具一与该第一导电类型相反的第二导 电类型，各该沟道次区域与一各自的该浮置栅相邻；以及一具该第一导电类型的连接区域，与该第一表面相邻，该连接区域使所述沟道次区域中的二者互相连接，且状况（Ａ）与状况（Ｂ）的至少一者为真：（Ａ）该连接区域于该第一表面的净掺杂浓度较 该二个源极／漏极区域的任一为低；（Ｂ）该连接区域较该二个源极／漏极区域的任一为浅。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：何月松，梁仲伟，金珍浩，伍国玨，
申请(专利权)人：茂德科技股份有限公司新加坡子公司，
类型：发明
国别省市：SG[新加坡]
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