一种延迟锁定回路电路，使用上升沿延迟锁定回路以使输出数据的上升沿与系统时钟对准，且使用下降沿延迟锁定回路以对准输出数据的下降沿。延迟锁定回路电路不使用输入时钟的下降沿来为下降沿延迟锁定回路提供参考。延迟锁定回路电路使用第一参考时钟（输入时钟的缓冲版本）的上升沿以对准输出数据的上升沿。另一延迟锁定回路用以产生延迟第一参考时钟的正好二分之一周期的精确第二参考时钟以对准输出数据的下降沿。输入时钟或输入时钟缓冲器的占空比的任何变化不影响输出数据的占空比。
【技术实现步骤摘要】
本专利技术涉及一种集成电路存储器(integrated circuit memory ),且更特定 地说，是涉及使双数据速率(Double Data Rate, DDR)集成电路存储器中的 数据信号的上升沿(rising edge)与下降沿(falling edge )对准的电路。
技术介绍
在DDR存储器的频率继续增加时，因为数据必须由时钟的两边沿来取得 (captured),所以使输出数据的上升沿以及下降沿与系统时钟的上升沿以及下 降沿的精确对准已变得非常重要。延迟锁定回路(Delay Locked Loops, DLLs ) 已用以调整输出数据的时序以使得其与系统时钟对准。直至最近，仅已藉由 DLL使数据的上升沿与系统时钟的上升沿对准。电路技术已用以将输出数据 的占空比(duty cycle )维持在50%以使得数据的下降沿将与50%占空比系统 时钟的下降沿对准。图l展示用于最近DDR存储器装置中的典型电压控制的 DLL。图1的电压控制的DLL100包括输入时钟緩冲器(input clock buffer )102、 相位检测器(phase detector) 104、可变延迟线106、控制电压产生器108、 复本固定延迟线(replica fixed delay line ) 110以及输出数据路径区块112。参看图1，可见当锁定DLL时，处于相位检测器104的输入处的信号 DLLCLK以及SYNC同相，此意谓tvar = ntck-tfix，其中，tck为时钟周期。外部时钟ExCLK与数据输出之间的延迟为tbuf + tvar + tout = tbuf + (ntck - tfix) + tout。若tfix:tbuf+tout,则ExCLC与数据输出之间的延迟为ntck,且输出数 据将与外部时钟精确对准。除非时钟緩冲器的正确复本以及数据输出路径用以实施固定的延迟，否则很难在所有条件下使tfix与tbuf+tout精确地匹配。 另外，因为仅SYNC的上升沿与DLLCLK对准，所以由时钟緩冲器、可变延 迟以及输出路径引入的任何占空比失真(duty cycle distortion)将导致下降沿数据不合需要地未与系统时钟的下降沿对准。对于双数据速率输出而言，数据输出于系统时钟的上升沿以及下降沿上。 在以下论述中，术语"上升沿"数据意指输出于系统时钟的上升沿上的数据。 术语"下降沿，，数据意指输出于系统时钟的下降沿上的数据。图2为解决图1的DLL的多数限制的现有技术DLL (美国专利第 7,028,208 B2号)。DLL 200包括输入緩冲器202以及204、粗略延迟线/相位 检测区块206、转换器208、精细延迟线/相位检测区块210以及212、转换器 214以及216、时钟驱动器218、 1/0模型220、数据锁存器222以及数据驱动 器224。图2的电路200具有甚至在时钟信号并不正好为50。/。占空比的情况下， 使输出数据的上升沿以及下降沿与系统时钟信号精确地对准的目标。若时钟 正好为50%占空比，则意图具有亦为50%占空比的输出。然而，图2的电路200具有两个主要限制。首先，两个RX緩冲器202以及204必须产生参考时钟CLKIN-以及 CLKIN+而不引入关于输入时钟的任何占空比失真，因为此等参考时钟的输出 是经由精细DL/PD电路做有效对准时的参考。因为两个独立緩冲器202以及 204为产生此等参考所必需且其对应于互补输入时钟信号，所以占空比失真 必然将与各参考信号彼此相关地引入至此等参考信号中。此失真将显现于输出信号中。若使用单端输入时钟信号且其上升沿以及下降沿为参考信号的源， 则输入仍将必须受緩沖且将再次引入失真。其次，"I/O模型"220的输出(其为反馈信号)经转换为上升沿信号 (CLKFB+)以及下降沿信号(CLKFB-)。若CLKIN+以及CLKIN-为输入时 钟的占空比的完美表示，但CLKFB+与CLKFB-的上升沿之间的时间并未精 确地追踪I/O模型220的输出的高位准时间(high time),则将引入不存在于 输出路径中的反馈信号中的占空比失真。DLL 200将移除反馈信号中的失真， 但这样将使失真有效地引入至数据输出信号中。电路区块、"转换器"216必然 将引入占空比失真。因此，需要一种能够有效地使DDR存储器中的数据信号的上升沿以及下 降沿对准，且不会引入不良占空比失真的DLL电路
技术实现思路
根据本专利技术，DLL电路使用上升沿DLL以使输出数据的上升沿与系统时 钟对准，且使用下降沿DLL以使输出数据的下降沿与系统时钟的下降沿对准。 然而，本专利技术的DLL电路不使用输入时钟的下降沿来为下降沿DLL提供参 考。本专利技术的电路使用第一参考时钟(输入时钟的緩冲版本)的上升沿以对 准输出数据的上升沿。另一 DLL用以产生延迟了第 一参考时钟的正好二分之 一周期的精确的第二参考时钟以对准输出数据的下降沿。因此，输入时钟或 输入缓沖器的占空比中的任何变化不影响输出数据的占空比。藉由参考各结合附图所呈现的较佳实施例的下列描述，本专利技术的上述以佳地理解。附图说明图1为现有技术DLL电路的示意图。图2为包括使数据信号的上升沿以及下降沿对准的电路的现有技术DLL 电路的示意图。DLL电路的示意图。图4为根据本专利技术的用以产生正好50%占空比参考的另一 DLL电路的示意图。图5 (a)为展示根据本专利技术的在DLL锁定前的各种时序信号的时序图。 图5 (b)为展示根据本专利技术的在DLL锁定后的图5 (a)的相同时序信 号的时序图。附图符号说明100:电压控制的延迟锁定回路(DLL)102:输入时钟缓沖器104:相位4佥测器106:可变延迟线108:控制电压产生器110:复本固定延迟线112:输出数据路径区块200:延迟锁定回路(DLL)202输入緩沖器204输入緩沖器206粗略延迟线/相位检测区块208转换器210精细延迟线/相位检测区块212精细延迟线/相位检测区块214转换器216转换器218时钟驱动器220:I/O模型222:数据锁存器224:数据驱动器300:占空比才t正电^各302:时钟緩沖器304上升沿相位检测器306:下降沿相位检测器308下降沿控制多路复用器310上升可变延迟线312控制电压产生器314控制电压产生器316下降可变延迟线318边沿触发锁存器320输出数据路径322时钟緩沖器324输出数据路径400.精确的参考产生电路、参考产生器、另一电压控制的延迟DLL402 控制电压产生器404:相位检测器406A:级延迟406B:级延迟406C:级延迟楊D:级延迟 CLKFB-:下降沿信号 CLKFB+:上升沿信号 CLKIN-:参考时钟 CLKIN+:参考时钟 CL0CK1:参考时钟/信号 CL0CK1B:反相时钟 CLOCK2:信号 CLOCK3:数据输出时钟 CLOCK4:信号 DLLCLK:信号 MID:信号 RESET:信号 Rising—Locked: 信号 SET:信号 SYNC:信号。具体实施例方式图3为占空比校正电路300的方块图，且图4为根据本专利技术的实施例的 精确的参考产生电路400的方块图。电路300包括时钟緩冲器302、上升沿相位检测器304本文档来自技高网...
【技术保护点】
一种用于确保双数据速率存储器的输出数据信号的５０％占空比的三延迟锁定回路电路，包括：第一时钟信号；第一延迟锁定回路，包括第一电压控制的延迟线、第一相位检测器以及第一反馈信号以用于自所述第一时钟信号产生的第二时钟信号； 第二延迟锁定回路，包括第二电压控制的延迟线以及第二相位检测器以用于调整所述双数据速率输出数据信号的第一转变；第三延迟锁定回路，包括第三电压控制的延迟线以及第三相位检测器以用于调整所述双数据速率输出数据信号的第二转变；第三时钟 信号，具有分别由所述第二和第三延迟线输出的上升沿产生的上升沿以及下降沿，以启用所述双数据速率输出数据信号；以及第四时钟信号，藉由使所述第三时钟信号延迟一固定延迟且将其反馈以作为所述第二延迟锁定回路的所述第二相位检测器的输入以及所述第 三延迟锁定回路的所述第三相位检测器的输入而产生。
【技术特征摘要】
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【专利技术属性】
技术研发人员：约翰D亥特利，
申请(专利权)人：茂德科技股份有限公司新加坡子公司，
类型：发明
国别省市：SG[新加坡]
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