制作电容器的方法及包含此种电容器的单片式集成电路技术

一种用于制作单片式集成ＳＯＩ衬底电容器的方法包括如下步骤：形成绝缘沟槽（１４），所述绝缘沟槽（１４）向下延伸至绝缘体（１１）并环绕ＳＯＩ结构的单晶硅（１３）的区域（１３′），对所述单晶硅区域进行掺杂，在所述单晶硅区域的一部分上形成优选为氮化物的绝缘层区域（１７′），在所述绝缘层区域（１７′）上形成掺杂的硅层区域（１８），以及在所述单晶硅区域上形成绝缘的外部侧壁间隔物（６１），其中所述外部侧壁间隔物环绕所述掺杂的硅层区域以在所述掺杂的硅层区域与所述单晶硅区域的暴露部分之间提供隔离。所述单晶硅区域（１３′）、所述绝缘层区域（１７′）及所述掺杂的硅层区域（１８）构成所述电容器的下部电极、电介质及上部电极。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体而言涉及集成电路
，且更具体而言，本专利技术涉及一种用于制作SOI(绝缘体上硅)衬底电容器的方法、及一种包含此种SOI衬底电容器的单片式集成电路。
技术介绍
SOI技术，尤其是使用可能早已在极低偏压下部分地耗尽(PD)或完全耗尽(FD)的薄的硅顶层的SOI技术，被认为已成为按摩耳定律所预测来不断提高电路性能的主要贡献因素。各种新闻公告显示，各主要IC制造商现今正评估能够制成尺寸小于100nm的器件的工艺时代的SOI。这些制造商中有些将其生产集中在使用工业上可得到的SOI晶片的PD SOI，但所有这些制造商均在评估PD SOI对于低功率数字式、混合式及RF应用的潜力。现今，SOI技术主要应用于高速处理器
目前，根据90nm CMOS PD SOI来制造速度约为1至1.6GHz(其对应于约20-25％的速度增益)的处理器。针对PD或FD SOI来修改CMOS装置已众所周知。然而，对PD或FD SOI采用RF BiCMOS工艺是一复杂得多的任务。不存在用以在薄的SOI材料上制成具有与在体材料上类似的性能的双极装置的简单途径。然而，Eklund及J.Cai等人的美国专利No.5,087,580，VerticalSiGe-Base Bipolar Transistors on CMOS-Compatible SOISubstrate(2003 Bipolar/BiCMOS Circuits and TechnologyMeeting会刊，第215页)阐述了对SOI采用的双极垂直-横向晶体管。由于任何RF工艺，即CMOS、双极或BiCMOS工艺，均包含若干高性能无源装置，例如电容器、电阻器、可变电抗器、电感器等等，因而这些装置也必须针对新的衬底材料来重新设计。在先前的体硅工艺中，使用沉积于高度掺杂的硅顶部上的一薄层氮化硅来形成一具有高的单位面积电容及高的击穿电压的电容器。氮化物顶部上的高度掺杂的多晶硅层区域充当顶部电极。底部电极则由一子集电极层与一至衬底上侧的集电极插塞(plug)结构构成。氮化物层的厚度选择成使电容器将获得高的单位面积电容值，例如2-4fF/μm2。此类电容器在体硅上的制作揭示于美国专利No.6,610,578(专利技术者H.Norstrm、S.Nygren及O.Tylstedt)及WO 02/091463(专利技术者T.Johansson、H.Norstrm及P.Algotsson)中。一种用于实现一电容器的类似方法由H.Klose等人揭示于B6HFA 0.8micron 25GHz/25ps bipolar technology for“Mobileradio”and“Ultra fast data link”IC-products(1993 Bipolar/BiCMOSCircuits and Technology Meeting会刊第125页)中。然而，所述电容器被阐述成ONO型(ONO，氧化物-氮化物-氧化物)，具有2fF/μm2的电容值，此意味着制作方法并不相同。在用于BiCMOS的其它体工艺中，衬底电容器可由一其中栅极氧化物充当电介质的类似于MOS的结构构成。当使用薄的SOI层，即厚度小于200nm的层时，隔离区域一直向下延伸至掩埋的氧化层，且因此无法制作上文所揭示的电容器结构。
技术实现思路
本专利技术的目的是提供一种用于制作单片式集成SOI衬底电容器、特别是具有高的单位面积电容及高的击穿电压的氮化硅电容器的方法。在这一方面，本专利技术的特定目的是提供用于其中MOS装置将部分地或完全耗尽的薄SOI层的此种方法。本专利技术的另一目的是提供当在传统双极或BiCMOS SOI工艺中实施时不会增加任何其它工艺步骤的此种方法。本专利技术的另一目的是提供当在传统CMOS SOI工艺中实施时仅需在所述工艺中增加最少的其它工艺步骤的此种方法。更进一步地，本专利技术的目的是提供包含SOI衬底电容器的单片式集成电路。这些目的与通过所附权利要求中所述的制作方法及集成电路来实现的本专利技术相一致。根据本专利技术的第一方面，提供一种用于制作单片式集成SOI衬底电容器的方法，其包含如下步骤在SOI结构的单晶硅顶层中形成绝缘沟槽，所述沟槽向下延伸至掩埋绝缘体并环绕所述SOI结构的所述单晶硅顶层的区域；对所述单晶硅顶层区域进行掺杂；在所述单晶硅顶层区域的一部分上形成优选为氮化物的绝缘层区域；在所述绝缘层区域上形成掺杂的硅层区域；以及在所述单晶硅区域上形成绝缘的外部侧壁间隔物，其中所述外部间隔物环绕所述掺杂的硅层区域以在所述掺杂的硅层区域与所述单晶硅顶层区域的暴露部分之间提供隔离。所述单晶硅顶层区域、所述绝缘层区域及所述掺杂的硅层区域构成所述电容器的下部电极、电介质及上部电极。优选地，所述单晶硅顶层区域形成为小于约200nm的厚度，以便于在其中制作部分地或完全耗尽的MOS装置。根据本专利技术的第二方面，提供一种包含基于SOI衬底的平行板电容器的单片式集成电路。所述电容器的下部电极由被绝缘沟槽环绕的掺杂的单晶SOI层区域构成，其向下延伸至所述SOI结构的掩埋氧化层。所述电容器的所述电介质由位于所述单晶SOI层区域的一部分的顶部上、优选为氮化物的绝缘材料层区域构成。所述上部电极由位于所述绝缘材料层区域顶部上的掺杂的多晶硅层区域构成。环绕所述掺杂的多晶硅层区域的绝缘材料的外部侧壁间隔物结构在所述掺杂的多晶硅层区域与所述单晶SOI层区域的暴露部分之间提供隔离。优选地，对所述掺杂的多晶硅层区域及所述单晶SOI层区域的所述暴露部分进行硅化处理并提供至其的金属触点。本专利技术提供一种具有高的单位面积电容并因此可制造得很紧凑的单片式集成SOI衬底电容器。使用掺杂的单晶硅作为下部电极提供了具有低串联电阻的电容器。使用氮化硅作为电容器电介质的唯一材料具有几种优点，例如击穿电压更高及单位面积的电容更高。通过下文给出的本专利技术的优选实施例的详细说明及附图1-8，本专利技术的其它特性及其优点将变得明显，其仅以举例说明方式给出，且因此并不限制本专利技术。附图说明图1-8为根据本专利技术的优选实施例半导体结构的一部分在处理期间的高度放大的截面图。具体实施例方式下文参照图1-6来阐述一种用于制作包含SOI衬底电容器的单片式集成电路的方法的第一优选实施例。所述方法在CMOS、双极或BiCMOS工艺中实施。图1以截面形式示出半导体结构。掩埋氧化硅层11设置于硅体衬底12与单晶硅层13之间以形成普通SOI结构。单晶硅层13为厚度有利地小于约200nm的薄层，以便能够制作完全耗尽或部分耗尽的MOS装置，假定所述制作工艺为CMOS或BiCMOS工艺。在单晶硅层13中，形成环绕硅的单晶层13的区域13′的沟槽14。沟槽14，其优选通过掩模及蚀刻形成，填充有绝缘材料，以形成浅沟槽隔离(STI)区域。由于单晶硅层13的厚度小，因此沟槽14向下延伸至掩埋氧化硅层11。所得到的结构示于图2中。薄氧化层15形成于单晶层区域13′上且在所述结构上施加注入掩模16。薄氧化层15可以是沉积的仅用于离子注入目的的低质量氧化物，或可以是生长的在CMOS或BiCMOS工艺中用作例如MOS晶体管的栅极氧化物的高质量氧化物。接下来，将由沟槽14环绕的单晶硅层区域13′掺杂成n++或p++，以形成所述单本文档来自技高网...

【技术保护点】
一种用于制作单片式集成ＳＯＩ衬底电容器的方法，其特征在于如下步骤：－在设置于绝缘材料层（１１）的顶部上的硅单晶层（１３）中形成填充有绝缘材料的沟槽（１４），其中所述沟槽向下延伸至所述绝缘材料层，并环绕所述硅单晶层的区域（１３′），　 　－对所述硅单晶层的所述区域进行掺杂，－在所述硅单晶层的所述区域的一部分的顶部上形成绝缘材料的层区域（１７′），－在所述绝缘材料的层区域（１７′）的顶部上形成掺杂硅的层区域（１８），以及－在所述硅单晶层的所述区域 的顶部上形成绝缘材料的外部侧壁间隔物（６１），其中所述外部侧壁间隔物环绕所述掺杂硅的层区域以在所述掺杂硅的层区域与所述硅单晶层的所述区域的暴露部分之间提供隔离，其中－所述硅单晶层的所述区域（１３′）、所述绝缘材料的层区域（１７′）及 所述掺杂硅的层区域（１８）构成所述单片式集成ＳＯＩ衬底电容器的下部电极、电介质及上部电极。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：T约翰逊，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]