用于单次可程序化内存的无二极管的阵列制造技术

本发明专利技术一种单次可程序化内存阵列，其包含在第一行方向中延伸且安置于第一高度的第一行导体、在第二行方向中延伸且安置于第二高度的第二行导体和在列方向中延伸且安置成邻近于所述第一行导体并邻近于所述第二行导体的列导体。所述阵列也包含覆盖所述列导体的至少一部分的介电层、耦接在所述列导体上的所述介电层与所述第二行导体之间的熔丝链。

【技术实现步骤摘要】

本专利技术涉及一种用于单次可程序化内存的无二极管的阵列和一种制造用于单次可程序化内存的无二极管的阵列的方法，且更特定地说，本专利技术涉及一种用于具有介电层的单次可程序化内存的无二极管的阵列和一种制造用于具有介电层的单次可程序化内存的无二极管的阵列的方法。
技术介绍
在此项技术中已知可擦可程序化只读存储器(EPROM)。一般通过用于存储和下载信息的程序化设备来对EPROM电子地程序化。EPROM可抹除并重新程序化。EPROM通常在封装中包含石英玻璃窗，其用于通过应用紫外线(UV)光来抹除内容。当所述石英玻璃窗暴露于UV光一段时间后，EPROM被抹除且随后可被重新程序化。在此项技术中也已知单次可程序化(OTP)内存。有若干类型的OTP内存，其包含熔丝、抗熔丝、PROM和屏蔽只读存储器(屏蔽ROM)。通常，由消费者而不是由制造商产生(程序化)OTP的内容。PROM是一种类似EPROM的存储设备但在封装中不具有用于抹除内容的的石英玻璃窗，这减少了封装成本但意味着所述设备不可用UV抹除且因此只可写入一次。PROM一般表现为所有位均读取为逻辑“1”且在程序化期间烧断熔丝会引起每一个别位读取为逻辑“0”。熔丝OTP单元包含多个“熔丝”，所述熔丝经选择性地暴露于程序化电流以便熔断所选择熔丝以完成所需程序化。抗熔丝OTP单元使用金属绝缘体或二极管结构的崩溃来产生两种不同电阻状态以完成所需程序化。抗熔丝以相反方式充当允许传导达到某一位准的熔丝。抗熔丝允许传导达到某一位准且当超过所述位准时，抗熔丝关闭传导路径从而允许低电阻电流流过抗熔丝。屏蔽ROM是一类在制造期间被程序化的OTP，因此屏蔽ROM不需要程序化电路。顾名思义，在半导体制造期间通过对所制造的设备进行选择性光屏蔽以完成所需程序化状态而制成屏蔽ROM。然而，由于内存单元尺寸进一步减小，所以对屏蔽ROM程序化变得越来越困难。此外，由于必须为每一应用开发特定的屏蔽，所以制造一笔订单的周转时间(TAT)可能要几个星期。
技术实现思路
本专利技术目的是提供一种用于OTP内存的无二极管的阵列。而且，提供一种具有介电层的OTP内存阵列。简要地说，本专利技术包含一种单次可程序化内存阵列，其包含在第一行方向中延伸且安置于第一高度的第一行导体、在第二行方向中延伸且安置于第二高度的第二行导体和在列方向中延伸且安置成邻近于所述第一行导体并邻近于所述第二行导体的列导体。所述列方向不同于所述第一和第二行方向。所述阵列也包含覆盖所述列导体的至少一部分的介电层、耦接在所述列导体上的所述介电层与所述第二行导体之间的熔丝链。本专利技术也包含一种单次可程序化内存阵列，其包含多个在第一行方向中延伸且安置于第一高度的第一行导体、多个在第二行方向中延伸且安置于第二高度的第二行导体和多个在列方向中延伸且安置于在所述多个第一行导体的相邻对与所述多个第二行导体的相邻对之间的列导体。所述第二高度不同于所述第一高度。所述阵列也包含多个介电层和多个熔丝链。所述多个介电层的每一个都覆盖所述多个列导体的每一个的至少一部分。所述多个熔丝链的每一个都耦接在所述多个列导体的一个与所述多个第二行导体的一个的一邻近行导体之间。另一方面，本专利技术包含一种形成具有介电层的单次可程序化内存阵列的方法。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。附图说明图1为根据本专利技术的优选实施例具有介电层的单次可程序化内存阵列的部分剖面示意图；图2为用于形成图1的OTP内存阵列的金属间介电氧化物基底和第一组行导体的透视图；图3为增加了熔丝层和第二组行导体的图2的基底的透视图；图4为图案化了熔丝层且添加了列导体的图3的基底的透视图；图5为向所述列导体添加了介电层的图4的基底的透视图；图6为不具有填充其间空隙的绝缘体的图1的OTP内存阵列的透视图；图7为图1的OTP内存阵列的俯视平面图；图8为经配置用于对多个内存单元的一个进行程序化的图6的OTP内存阵列的透视图；图9为经配置用于读取多个内存单元的一个的图6的OTP内存阵列的透视图。主要组件符号说明50OTP内存阵列 51金属间介电氧化物基底52、54行导体53金属间介电氧化物层56列导体57绝缘体60介电层63熔丝层64熔丝链66内存单元BL1A、BL2A、BL3A、BLnA、BL1B、BL2B、BL3B、BLnB位线D1、D2、D3方向E1、E2、E3、E4高度IPGM程序化电流Iread读取电流VPGM程序化电压Vread读取电压WL1A、WL2A、WL3A和WLnA字符线具体实施方式某些术语仅为了方便而用于下文的描述且并非限制性的。词“右边”、“左边”、“下部”和“上部”指定所参考的图式中的方向。词“向内”和“向外”分别表示朝向和远离所描述物体及其指定部分的几何中心的方向。所述术语包括以上特定提到的词、其衍生词和意思类似的词。此外，如权利要求中和说明书的相应部分中所使用，词“一”意味着“至少一个”。如本文中所使用，对传导率的参考将限于所描述的实施例。然而，所属领域的技术人员了解p型传导率可与n型传导率相转换且设备在功能上仍将为正确的(即，第一或一第二传导率类型)。因此，在本文中所使用之处，对n或p的参考也可意味着n和p或p和n可为此而被代替。此外，n+和p+分别表示经大量掺杂的n和p区域；n-+和p++分别表示经极大量掺杂的n和p区域；n-和p-分别表示经轻微掺杂的n和p区域且n-和p-分别表示极轻微掺杂的n和p区域。然而，这样的相对掺杂术语不应解释为限制性的。参看详细图式，其中同样的参考数字始终指示同样的组件，图1-9中展示单次可程序化(OTP)内存阵列50，其包含在第一行方向D1中延伸且安置于第一高度E1的第一行导体52、在第二行方向D2(在图1中展示为穿出或进入页面的箭头)中延伸且安置于第二高度E2的第二行导体54和在列方向D3中延伸且安置成邻近于所述第一行导体52并邻近于所述第二行导体54的列导体56。OTP内存阵列50也包含覆盖所述列导体56的至少一部分的介电层60和耦接在列导体56上的介电层60与第二行导体52之间的熔丝链64。第一行导体52形成OTP内存阵列50的字符线，且第二行导体54形成OTP内存阵列50的位线。第一行方向D1和第二行方向D2是不同的。第一行方向D1和第二行方向D2最好关于彼此正交。当然，第一和第二行方向D1、D2关于彼此可成其它角度。耦接在列导体56上的介电层60与第二行导体54之间的熔丝链64定义通过程序化而“存储”二进制状态的内存单元66。举例来说，当特定内存单元66的熔丝链64完整无缺时，那么特定内存单元66可为逻辑“0”，且如果特定内存单元66的熔丝链64被打开或“烧断”，那么特定内存单元66可为逻辑“1”，反之亦然。当然，因为熔丝链64一旦被打开或烧断便不可恢复，所以一旦通过打开与内存单元66相关联的熔丝链64而对内存单元66“程序化”，所述特定内存单元66便不可解除程序化，从而表明内存阵列50的单次可程序化特征。介电层60最好由像氮化物或氧化物的介电材料形成。视需要，可通过使熔丝链64的材料氧化而形成介电层60。熔丝链64最好由经掺杂的多晶硅、未掺杂的多晶硅或薄金属形成。第一和第二行导体52、54和列导体本文档来自技高网...

【技术保护点】
一种单次可程序化内存阵列，其特征在于包括：在一第一行方向中延伸且安置于一第一高度的一第一行导体；在一第二行方向中延伸且安置于一第二高度的一第二行导体；在一列方向中延伸且安置成邻近于所述第一行导体并邻近于所述第二行导体 的一列导体，所述列方向不同于所述第一和第二行方向；覆盖所述列导体的至少一部分的一介电层；以及耦接在所述列导体上的所述介电层与所述第二行导体之间的一熔丝链。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈冠复，陈映仁，韩宗廷，陈铭祥，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]