等离子体蚀刻方法及计算机可读取的存储介质技术

本发明专利技术提供一种能够确保由ＳｉＣ系膜构成的蚀刻终止层相对于Ｌｏｗ－ｋ膜的蚀刻选择性，并且能够在防止底切的同时进行蚀刻的等离子体蚀刻方法。是对于在基板上依次形成有配线层、由ＳｉＣ系材料构成的蚀刻阻挡膜、低介电常数（Ｌｏｗ－ｋ）膜及蚀刻掩模的结构体，在等离子体蚀刻所述低介电常数（Ｌｏｗ－ｋ）膜之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体蚀刻方法，将等离子体蚀刻所述低介电常数（Ｌｏｗ－ｋ）膜之后的所述结构体设置在上下相对设置有第一电极及第二电极的处理容器内，向处理容器内导入包含ＮＦ↓［３］的处理气体，向第一电极及第二电极中的任一个施加高频电力、生成等离子体，向任意的电极施加直流电压。

【技术实现步骤摘要】

本专利技术是涉及对于在基板上依次形成配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜、及蚀刻掩模后的结构体，在等离子体蚀刻所述低介电常数膜(Low-k)之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体蚀刻方法及计算机可读取的存储介质。
技术介绍
在半导体器件中，由微细化而引起的配线间隔的减少，在配线间产生大的电容，使信号传播速度下降，导致运行速度的延迟。为了解决这一问题，开发了由介电常数低的绝缘材料(Low-k材料)所构成的层间绝缘膜、即Low-k膜，以及使用该膜的多层配线。另一方面，作为配线材料，电阻低且耐电迁移性高的铜受到注目，在铜的沟槽配线及连接孔的形成中，大多使用双镶嵌法。在由双镶嵌法形成铜的多层配线的情况下，在下层的铜配线上形成由SiCN膜等SiC系的材料构成的蚀刻阻挡膜，在其上形成Low-k膜作为层间绝缘膜，在其上形成金属硬掩模层及光致抗蚀剂膜等蚀刻掩模层，之后对Low-k膜进行蚀刻而形成通道(via)，接着进行沟槽蚀刻(trench etching)，随后对蚀刻阻挡膜进行蚀刻，使通道贯通，其后形成埋入配线层。在蚀刻阻挡膜的蚀刻中，由于蚀刻阻挡膜具有与Low-k膜类似的构成成分，所以在使用通常的CF系的蚀刻气体时，具有不能得到相对于Low-k膜的充分的选择比的问题。对于此，在专利文献1中，提出了使用NF3气体以高蚀刻速度对SiC系的材料进行蚀刻的技术，由该技术能够相对于Low-k膜以高选择比蚀刻由SiC系膜构成的蚀刻终止层。但是，在使用NF3气体对由SiC系膜构成的蚀刻终止层进行蚀刻的情况下，蚀刻是各向同性，在Low-k膜的正下面，会产生蚀刻向横向进行的底切(undercut)。专利文献1日本特开2005-302795
技术实现思路
本专利技术是鉴于上述问题而提出，其目的在于提供，能够确保Low-k膜与配线层之间的、由SiC系膜构成的蚀刻终止层相对于Low-k膜的蚀刻选择性，并且能够在防止底切的同时进行蚀刻的等离子体蚀刻方法。而且，其目的还在于提供存储有用于实行这样的等离子体蚀刻方法的程序的计算机可读取的存储介质。为了解决上述问题，本专利技术提供一种等离子体蚀刻方法，其特征在于是对于在基板上依次形成有配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜及蚀刻掩模的结构体，在等离子体蚀刻上述低介电常数(Low-k)膜之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体蚀刻方法，包括将等离子体蚀刻上述低介电常数(Low-k)膜之后的上述结构体设置在上下相对设置有第一电极及第二电极的处理容器内的工序；向上述处理容器内导入包含NF3的处理气体的工序；向上述第一电极及第二电极中的任一个施加高频电力、生成等离子体的工序；以及向上述任意的电极施加直流电压的工序。这种情况下，优选上述直流电压的绝对值为400V以上。而且，作为上述低介电常数膜(Low-k)，能够适用SiOC系膜。再者，对于测试用的被处理体，也可以预先求得能够得到所希望的蚀刻形状的直流电压值，将此时的直流电压值施加于上述任意的电极上，施加上述规定的直流电压。进而，可以为如下情况，上述第一电极是上部电极，上述第二电极是载置被处理体的下部电极，将用于生成上述等离子体的高频电力及上述直流电压施加于上述第一电极上。在这种情况下，可以向上述第二电极施加离子引入用的高频电力。另外，本专利技术提供一种计算机可读取的存储介质，存储有在计算机上运行的控制程序，其特征在于在运行上述控制程序时，由计算机控制等离子体处理装置，以实施上述的等离子体蚀刻方法。根据本专利技术，对于在基板上依次形成有配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜及蚀刻掩模的结构体来说，在等离子体蚀刻上述低介电常数(Low-k)膜之后，对蚀刻阻挡膜进行等离子体蚀刻，这时，在向处理容器内导入包含NF3的处理气体的同时，向第一电极或第二电极供给等离子体形成用的高频电力、生成等离子体，进而向任意的电极施加适当的直流电压，由此，在蚀刻侧壁上形成堆积沉淀物，保护侧壁，同时等离子体形成时所生成的电子被直流电压在处理空间内沿垂直方向进行加速，使蚀刻更具有各向异性，所以能够防止底切。而且，由于作为蚀刻气体使用的是本质上对Low-k膜的选择性高的NF3气体，所以即使由堆积沉淀物使得蚀刻阻挡膜的蚀刻速度下降，也能够充分确保蚀刻选择性。附图说明图1是表示本专利技术的实施中所使用的等离子体蚀刻装置的一例的简要截面图。图2是表示图1所示的等离子体蚀刻装置中连接于第一高频电源上的匹配器的结构的图。图3是表示本专利技术的一个实施方式的实施中所使用的半导体晶片W的结构的截面图。图4是表示在对蚀刻阻挡膜进行蚀刻时产生底切的状态的示意图。图5是表示在图1的等离子体处理装置中，对上部电极施加直流电压时的Vdc及等离子体鞘层(plasma sheath)厚度的变化的图。图6是表示在图1的等离子体处理装置中，对上部电极施加直流电压与不施加直流电压的情况下等离子体状态的比较图。图7是表示由本实施方式对蚀刻阻挡膜进行蚀刻时的状态的示意图。图8是表示实际确认本专利技术方法的效果时所使用的模型的结构的图。图9是表示对图8所示模型进行沟槽蚀刻时的状态的图。图10是表示不对上部电极施加直流电压，而对蚀刻阻挡膜进行蚀刻的情况下的状态的示意图。图11是表示对上部电极施加-400V的直流电压，对蚀刻阻挡膜进行蚀刻的情况下的状态的示意图。图12是表示对上部电极施加-800V的直流电压，对蚀刻阻挡膜进行蚀刻的情况下的状态的示意图。图13是表示可适用于本专利技术的实施中的其它类型的等离子体蚀刻装置例的简要图。图14是表示可适用于本专利技术的实施中的另一其它类型的等离子体蚀刻装置例的截面图。图15是表示可适用于本专利技术的实施中的另一其它类型的等离子体蚀刻装置例的简要图。图16是表示可适用于本专利技术的实施中的另一其它类型的等离子体蚀刻装置例的截面图。符号说明10-腔体(处理容器)16-基座(下部电极)34-上部电极44-供电棒46、88-匹配器48-第一高频电源50-可变直流电源51-控制器52-ON/OFF开关66-处理气体供给源84-排气装置90-第二高频电源91-GND模块101-Si基板102-铜配线层103-蚀刻阻挡膜104-Low-k膜105-金属硬掩模层 W-半导体晶片(被处理基板)具体实施方式下面，参照附图详细说明本专利技术的实施方式。图1是表示本专利技术的实施中所使用的等离子体蚀刻装置一例的简要截面图。该等离子体蚀刻装置，是作为电容耦合型平行平板等离子体蚀刻装置而构成的，具有由例如表面经阳极氧化处理后的铝构成的大体为圆筒状的腔体(处理容器)10。该腔体(处理容器)10安全接地。在腔体10的底部，经由陶瓷等构成的绝缘板12而配置有圆柱状的基座支承台14，在该基座支承台14上，设置有例如由铝构成的基座16。基座16构成下部电极，在其上载置有作为被处理基板的半导体晶片W。在基座16的上面，设置有由静电力吸附保持半导体晶片W的静电卡盘18。该静电卡盘18具有由一对的绝缘层或绝缘片夹持由导电膜构成的电极20的结构，在电极20上电连接有直流电源22。于是，由来自直流电源22的直流电压所产生的库仑力等静电力，将半导体晶片W吸附保持于静电卡盘18上。在静本文档来自技高网...

【技术保护点】
一种等离子体蚀刻方法，其特征在于：是对于在基板上依次形成有配线层、由ＳｉＣ系材料构成的蚀刻阻挡膜、低介电常数（Ｌｏｗ－ｋ）膜及蚀刻掩模的结构体，在等离子体蚀刻所述低介电常数（Ｌｏｗ－ｋ）膜之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体 蚀刻方法，包括：将等离子体蚀刻所述低介电常数（Ｌｏｗ－ｋ）膜之后的所述结构体设置在上下相对设置有第一电极及第二电极的处理容器内的工序；向所述处理容器内导入包含ＮＦ↓［３］的处理气体的工序；向所述第一电极及第二电极中的 任一个施加高频电力、生成等离子体的工序；以及向所述任意的电极施加直流电压的工序。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吉田亮一，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]