【技术实现步骤摘要】
本专利技术是涉及对于在基板上依次形成配线层、由SiC系材料构成的蚀刻阻挡膜、低介电常数(Low-k)膜、及蚀刻掩模后的结构体，在等离子体蚀刻所述低介电常数膜(Low-k)之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体蚀刻方法及计算机可读取的存储介质。
技术介绍
在半导体器件中，由微细化而引起的配线间隔的减少，在配线间产生大的电容，使信号传播速度下降，导致运行速度的延迟。为了解决这一问题，开发了由介电常数低的绝缘材料(Low-k材料)所构成的层间绝缘膜、即Low-k膜，以及使用该膜的多层配线。另一方面，作为配线材料，电阻低且耐电迁移性高的铜受到注目，在铜的沟槽配线及连接孔的形成中，大多使用双镶嵌法。在由双镶嵌法形成铜的多层配线的情况下，在下层的铜配线上形成由SiCN膜等SiC系的材料构成的蚀刻阻挡膜，在其上形成Low-k膜作为层间绝缘膜，在其上形成金属硬掩模层及光致抗蚀剂膜等蚀刻掩模层，之后对Low-k膜进行蚀刻而形成通道(via)，接着进行沟槽蚀刻(trench etching)，随后对蚀刻阻挡膜进行蚀刻，使通道贯通，其后形成埋入配线层。在蚀刻阻挡膜的蚀刻中，由...
【技术保护点】
一种等离子体蚀刻方法，其特征在于：是对于在基板上依次形成有配线层、由ＳｉＣ系材料构成的蚀刻阻挡膜、低介电常数（Ｌｏｗ－ｋ）膜及蚀刻掩模的结构体，在等离子体蚀刻所述低介电常数（Ｌｏｗ－ｋ）膜之后，对蚀刻阻挡膜进行等离子体蚀刻的等离子体 蚀刻方法，包括：将等离子体蚀刻所述低介电常数（Ｌｏｗ－ｋ）膜之后的所述结构体设置在上下相对设置有第一电极及第二电极的处理容器内的工序；向所述处理容器内导入包含ＮＦ↓［３］的处理气体的工序；向所述第一电极及第二电极中的 任一个施加高频电力、生成等离子体的工序；以及向所述任意的电极施加直流电压的工序。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：吉田亮一，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。