绝缘栅极半导体器件及其生产方法技术

本发明专利技术的目的在于提供一种获得高击穿电压和紧凑性的绝缘栅极型半导体器件及其生产方法。半导体器件（１００）具有形成在单元区域中的多个栅极沟槽（２１）和Ｐ浮置区域（５１），并且具有形成在接线区域中的多个接线沟槽（６２）和Ｐ浮置沟槽（５３）。另外，三个接线沟槽（６２）（接线沟槽６２１、６２２、６２３）中的接线沟槽（６２）具有类似于栅极沟槽（２１）的结构，并且其它接线沟槽填充有诸如氧化硅的绝缘物质。另外，Ｐ浮置区域（５１）是从栅极沟槽（２１）的底表面注入杂质而形成的区域，并且Ｐ浮置区域（５３）是从接线沟槽（６２）的底表面注入杂质而形成的区域。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有沟槽栅极结构的绝缘栅极型半导体器件。具体而言，本专利技术涉及在沟槽下方具有浮置区域并且能够通过减小施加到半导体层的电场而稳定地获得高击穿电压的绝缘栅极型半导体器件。
技术介绍
传统地，具有沟槽栅极结构的沟槽栅极型半导体器件已经被提出作为用于功率器件的绝缘栅极型半导体器件。在此沟槽栅极型半导体器件中，通常高击穿电压和低接通阻抗是处于一种折中平衡的关系。本申请人已经提出了绝缘栅极型半导体器件900(如图14中所示)作为解决该问题的沟槽栅极型半导体器件(日本公开未审查专利申请No.2003-349806)。绝缘栅极型半导体器件900设置有N+源极区域31、N+漏极区域11、P-体区域41和N-漂移区域12。另外，通过对半导体衬底的部分上表面开沟槽形成穿过N+源极区域31和P-体区域41的栅极沟槽21。此外，沉积绝缘层23通过绝缘体的沉积形成于栅极沟槽21的底部。另外，栅电极22形成在沉积绝缘层23上。并且，栅电极22经由形成在栅极沟槽21壁表面上的栅极绝缘膜24而面向N+源极区域31和P-体区域41。此外，P浮置区域51形成于N-漂移区域12中。并且，栅极沟槽21的下端位于P浮置区域51中。绝缘栅极型半导体器件900在N-漂移区域12中设置有P浮置区域51，并且与没有该浮置区域的绝缘栅极型半导体器件相比具有以下特性。即，当切断栅极电压时，耗尽层通过漏极和源极之间(下文称为“D-S之间”)的电压由N-漂移区域12中与P-体区域41的PN节点形成。并且在PN节点附近发生电场强度的峰值。当耗尽层的尖端达到P浮置区域51时，P浮置区域处于穿通状态，使其电势固定。此外，当D-S之间施加电压较高时，耗尽层由P浮置区域51的下端部形成。并且，除了与P-体区域41的PN节点外，在P浮置区域51的下端部附近也产生电场强度的峰值。即，电场峰值可能形成于两个点，从而降低最大峰值，以获得高的击穿电压。另外，因为确保了高击穿电压，所以提高N-漂移区域12的杂质浓度，以获得接通阻抗的降低。另外，绝缘栅极型半导体器件900在其接线区域设置有接线沟槽62和P浮置区域53，该接线沟槽62构造成穿过P-体区域41，P浮置区域53通过注入杂质穿过接线沟槽62的底部形成，如图15中所示。因此，可以简化其生产工艺，并且可以使接线区域紧凑。具体而言，因为在绝缘栅极型半导体器件900中，接线区域的结构与单元区域(cell area)结构基本相同，所以可以在两个区域中共同使用许多工艺。即，因为可以同时在两个区域中执行处理，所以可以简化生产工艺。另外，与现有技术中一样，如果采用通过保护环来保持接线区域的击穿电压的方式，就必须在N-漂移区域12中确保与朝接线区域扩展的耗尽层相当或更大的区域作为保护环层的区域。因此，保护环层的区域妨碍半导体器件的整体紧凑性。另一方面，在绝缘栅极半导体器件900中，在N-漂移区域12中扩展的耗尽层沿板表面方向(即，沿图15中N-侧向)的扩展被接线沟槽62所中断，并且接线区域中P-浮置区域53造成的击穿电压下降同单元区域中一样被阻止。即，在不扩展接线区域的情况下可以获得高击穿电压。除此之外，存在例如专利文献1公开的半导体器件，作为漂移区域中具有浮置区域的半导体器件，该半导体器件中接线区域的扩展得到了抑制。日本公开未审查专利申请No.2001-15744。但是，在上述的绝缘栅极型半导体器件900中存在下列问题。即，虽然单元区域中的击穿电压结构和接线区域的击穿电压结构大致具有相同的结构，但是，取决于栅电极是否被内部包含在沟槽中，它们可能彼此不同。因此，在沿沟槽扩展的耗尽层的扩展中产生差别。因此，可能存在这样的情况，即接线区域的击穿电压不同于单元区域中的设计击穿电压。结果，可能存在击穿电压降低的情况。例如，在没有内部包含栅电极的接线沟槽62的附近，与栅极沟槽21附近相比，耗尽层难以扩展。因此，担心由与P-体区域41的PN节点形成的耗尽层并未连接到由P浮置区域53形成的耗尽层。另外，相似地，担心由P浮置区域51形成的耗尽层并未连接到由P浮置区域53形成的耗尽层。另外，关于专利文献1中公开的半导体器件，单元区域中的击穿电压结构与接线区域中的击穿电压结构不同。即，耗尽层在扩展方面彼此不相同，其中可能存在不能获得预定击穿电压的情况。提出本专利技术，以解决上述现有技术半导体器件中存在的问题。即，本专利技术的一个目的在于提供一种具有高击穿电压并且可以确保紧凑性的绝缘栅极型半导体器件以及生产该绝缘栅极型半导体器件的方法。
技术实现思路
为了达到本专利技术的目的，提供了一种绝缘栅极型半导体器件，包括体区域，位于半导体衬底内的上表面上并且是第一导电型半导体；以及漂移区域，与所述体区域的下方接触并且是第二导电型半导体；所述绝缘栅极型半导体器件包括第一沟槽部分组，沿所述半导体衬底的厚度方向穿过所述体区域，所述第一沟槽部分组位于单元区域中并且内部包含栅电极；第一浮置区域，由所述漂移区域所包围，并且围绕所述第一沟槽部分组中的至少一个沟槽部分的底部，所述第一浮置区域为所述第一导电型半导体；第二沟槽部分组，沿所述半导体衬底的所述厚度方向穿过所述体区域，所述第二沟槽部分组位于围绕所述单元区域的接线区域中，并且形成为环形使得从上方观察时围绕所述单元区域；以及第二浮置区域，由所述漂移区域所包围，并且围绕所述第二沟槽部分组中的至少一个沟槽部分的底部；所述第二浮置区域为所述第一导电型半导体；其中栅电极被内部包含在所述第二沟槽部分组中的至少位于最内部沟槽部分中。即，在根据本专利技术的绝缘栅极型半导体器件中，通过内部包含栅电极的所述第一沟槽部分组和位于所述第一沟槽部分组中的所述各个沟槽部分下方的所述第一浮置区域，所述单元区域的击穿电压的降低被阻止。此外，通过围绕所述单元区域的所述第二浮置区域和位于所述第二沟槽部分组中的所述各个沟槽部分下方的所述第二浮置区域，所述接线区域中的击穿电压的降低被阻止。更进一步，同组成所述第一沟槽部分组的所述各个沟槽部分中一样，栅电极设置于至少所述第二沟槽部分中的所述最内部沟槽部分(位于最内部的)中。因为在所述第二沟槽部分组中的至少所述最内部沟槽部分(位于最内部)设置有栅电极，所述单元区域和所述接线区域之间的边缘相部分具有同所述单元区域中的一样的击穿电压结构。因此，边缘相部分中位于所述单元区域侧和所述接线区域侧的耗尽层的扩展没有产生差别。因此，可以稳定地获得漂移区域中的耗尽，并且可以稳定地获得半导体器件的高击穿电压。此外，在所述接线区域中，所述耗尽层朝向所述接线区域的扩展被所述第二沟槽部分组中的各个沟槽部分中断，由此所述耗尽层的尖端的形状变平，并且减轻了电场的集中。并且，可以进一步通过固定于所述各个沟槽部分下方的所述第二浮置区域减轻电场强度中的峰值。即，可以在不使得所述接线区域的尺寸变大的情况下获得高击穿电压。可以容易地获得所述半导体器件的整体的紧凑性。另外，在根据本专利技术的半导体器件中，进一步优选的，所述第二沟槽部分组中，至少使位置特别靠外的最外部沟槽部分包括没有栅极结构。这里，“没有栅极结构”是指不包括任何用作栅极的区域的结构。具体而言，例如，虽然该结构可以是沟槽内部填充有绝缘层的结构，但也可以是下述结构虽然像组成所述第一沟槽部分组的沟槽部分中本文档来自技高网...

【技术保护点】
一种绝缘栅极型半导体器件，包括：体区域，位于半导体衬底内的上表面上并且是第一导电型半导体；以及漂移区域，与所述体区域的下方接触并且是第二导电型半导体；所述绝缘栅极型半导体器件包括：第一沟槽部分组，沿所述半导体衬底的厚度方向穿过所述体 区域，所述第一沟槽部分组位于单元区域中并且内部包含栅电极；第一浮置区域，由所述漂移区域所包围，并且围绕所述第一沟槽部分组中的至少一个沟槽部分的底部，所述第一浮置区域为所述第一导电型半导体；第二沟槽部分组，沿所述半导体衬底的所 述厚度方向穿过所述体区域，所述第二沟槽部分组位于围绕所述单元区域的接线区域中，并且形成为环形使得从上方观察时围绕所述单元区域；以及第二浮置区域，由所述漂移区域所包围，并且围绕所述第二沟槽部分组中的至少一个沟槽部分的底部，所述第二浮置 区域为所述第一导电型半导体；其中栅电极被内部包含在所述第二沟槽部分组中的至少位于最内部的沟槽部分中。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：高谷秀史，滨田公守，宫城恭辅，大仓康嗣，黑柳晃，户仓规仁，
申请(专利权)人：丰田自动车株式会社，
类型：发明
国别省市：JP[日本]