半导体器件的制造方法技术

本发明专利技术公开了一种半导体器件制造方法，该方法结合了表面平坦化技术、湿法腐蚀技术与栅极刻蚀技术，按照不同类型器件对电参数的不同要求，灵活地控制阶梯高度，在后面进行的栅极刻蚀制造中，利用该阶梯高度的调整，调节了栅极刻蚀终点，也就调整了刻蚀的根部形状，得到了预计的器件电参数。本发明专利技术在不增加现有平坦化技术和栅极刻蚀技术的工艺难度的情况下，通过有效地控制ＳＴＩ结构的阶梯高度实现了对器件电参数的调整。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种将表面平坦化技术、湿 法腐蚀技术与栅极刻蚀技术结合起来对器件电参数进行调整的半导体器件制 造方法。
技术介绍
随着超大规模集成电路器件特征尺寸不断地等比例缩小，集成度不断地 提高，对于半导体制造的关键工艺之一，刻蚀的要求也越来越高。不但要求图形转移的保真度要高，刻蚀的选择比要高，刻蚀的均匀性要好；同时还要 求刻蚀设备在大规模量产中能保证极高的稳定性、极低的缺陷率。目前，等 离子体刻蚀已成为集成电路制造中的关键工艺之一，其目的是完整地将掩膜 图形复制到硅片表面，该工艺水平将直接影响到最终产品质量及生产技术的先进性。对于亚微米MOSFET工艺而言，栅极的刻蚀尤为关键，其刻蚀质量不仅 决定了器件的栅极尺寸，也决定了器件的饱和漏极电流(Iosat, Saturation Drain Current)等电参数，是对器件性能有重要影响的关键工艺之一。为提高其刻 蚀质量，得到优化的电参数，提高器件性能，已进行了大量的科学研究，但 目前为止仍局限于从刻蚀本身着手进行改进。实践中发现，晶片表面的平整 度也会影响到刻蚀的根部形状和刻蚀的质量，这是因为刻蚀工艺往往是采用 终点检测(EPD， End Point Detection)方法确定刻蚀的结束，如果晶片表面 不平整，则会造成检测到终点时实际仍会残留部分栅极材料。而这些残留物 在随后的过度刻蚀(OE， Over Etch )工艺中会改变刻蚀才艮部形状，引起反窄 沟道效应等的变化，并最终影响到器件的性能。在制备半导体器件的栅极之 前，对器件表面平整度影响最大的就是进行器件间隔离的工艺。随着半导体器件特征尺寸的不断缩小，器件之间的隔离区域也随之相应 缩小，对器件隔离的要求也越来越高，早期采用的局部场氧化隔离技术 (LOCOS， Local Oxidation of Silicon)因其会在有源区边界形成"鸟嘴" (BIRD'S BEAK )区，使得分离区扩大等问题，已逐渐被浅沟槽隔离技术(STI，Shallow Trench Isolation )所取代。采用STI技术制备隔离区域实现器件间的隔 离，优点在于可以最有效地利用有源区的线宽，提高集成度。参照图l,其为现有形成STI结构的剖面示意图。首先在Si衬底101上沉积 生长一薄层的緩沖氧化层102，然后沉积停止层103，其材料为SbN4。光刻出 隔离图案后进行Si3N4层103、 SiO2层102和Si衬底101的刻蚀，形成STI沟道； 接着沉积一层厚的Si02层104作为填充物。形成STI结构后需要作平坦化处理以去除多余的填充物，可以采用多种方 法进行，现在广泛使用的是化学机械研磨法(CMP, Chemical Mechanical Polishing),该技术是机械削磨和化学腐蚀的组合技术，它借助超微粒子的研 磨作用和化学腐蚀作用在被研磨的介质表面形成光洁平坦表面，因其具有工 艺简单、操作温度接近室温，并可兼顾局部平坦化与全面平坦化的要求，而 成为目前应用最广的平坦化工艺。由于CMP工艺是以STI填充物104及停止层 103之间较大的研磨速率差来获取研磨终点，判断研磨是否完成，研磨完成后 去掉作为研磨终点的停止层103。但正是因为填充物104及停止层103之间的研 磨速率差别较大，当研磨至停止层103时，若填充物104研磨速率较慢，与停 止层103相比，易出现凸台；若填充物104研磨速率较快，易出现凹陷，若所 余停止层103已较薄时，甚至可能造成氧化硅过磨削(Dishing)和有源区硬掩 膜过磨削(Erosion)问题。而若停止层103剩余较厚，则STI填充物104可能与 晶片表面相比仍可能呈凸台状态，也就是说，实际上现有CMP技术难以有效 地控制STI填充物104的厚度，易造成CMP后晶片表面凹、凸不平，影响后面 工艺的正常进行。如图2A至2C所示，STI填充物104与晶片表面之间的高度差， 称为阶梯高度201 (SH, Step Height)，图2A所示为SH-0，填充物104与晶 片表面基本齐平时的情况；图2B所示为SH〉0,出现凸台时的情况；图2C所 示为SH〈0，出现凹陷时的情况。在申请号为01109191.6的中国专利中，虽然指出形成STI结构时控制SH对 器件性能具有重要作用，并针对这一点提出了加强对SH控制的改进方法，其 采用在去除停止层SbN4层103之前，通过旋涂等方式形成另一层氧化硅膜，再 利用腐蚀气体对其进行腐蚀，同时部分去除停止层Si3N4层103与填充物Si02 层104，提高了对SH的控制。但是该方法操作较为复杂，增加了工艺流程，提高了生产成本，对SH的控制也不够灵活、全面，未能进行全局化的考虑及优化。
技术实现思路
因此，本专利技术的目的在于提供一种半导体器件制造方法，根据所需的器 件电参数，通过表面平坦化技术、湿法腐蚀技术与栅极刻蚀技术的结合，在 不增加工艺难度的情况下实现对电器参数的调整。为达到上述目的，本专利技术提供一种半导体器件制造方法，包括以下步骤a提供一半导体衬底，在其上沉积停止层，形成沟槽并沉积填充物；b根据器件电参数确定沟槽的阶梯高度；c 对所述的沟槽进行平坦化处理；d湿法腐蚀填充物，获得所述的阶梯高度；e 形成4册才及。其中，步骤a中所述的停止层为氮化硅层或氮氧化硅，所述的STI填充 物为氧化硅或氮氧化硅。其中，步骤b中所述的电参数为饱和漏极电流。其中，步骤b中所述的阶梯高度范围为-50A到500A之间。其中，步骤c中所述的平坦化处理所用的方法为化学机械研磨方法、湿 法腐蚀方法或干法刻蚀方法。其中，所述的步骤d中的湿法腐蚀是利用氟化物腐蚀液完成，如HF腐蚀 液、NH4F腐蚀液等。其中，所述步骤e还进一步包括以下步骤el 沉积4册一及材泮牛；e2 构图栅极图案；e3 刻蚀形成一册才及。其中，所述的栅极材料为多晶硅、多晶锗硅或金属材料。 与现有技术相比，本专利技术具有以下优点本专利技术的半导体器件制造方法，按照不同类型的器件对电性能参数的要 求不同，预先设定SH值，并在STI结构的平坦化处理后，按设定的SH进行湿 法腐蚀。由于获得了适合的SH，在随后的栅极刻蚀工艺中就形成了合适的刻 蚀根部形状，进而得到了预先优化了的器件电参数。也就是说，通过将平坦化工艺后的湿法腐蚀与栅极的刻蚀工艺结合起来进行优化，实现了在不增加 工艺难度的情况下的电器参数的调整。另外，因为在去除停止层之前，增加了对STI中填充物进行湿法腐蚀的步 骤，使得前面的平坦化工艺可以在还残留较厚的STI填充层时就停止研磨，防 止了氧化硅过磨削(Dishing)和有源区硬掩膜过磨削(Erosion)问题的出现 损坏器件，或导致器件性能变差、成品率降低。这一湿法腐蚀步骤的加入， 也增加了 SH控制的灵活性，实现了对SH值的良好控制。除此以外，如果平坦化工艺控制不好，又没有补救措施，则会导致SH绝 对值较大，残留物过多，这一晶片表面的不平整也会对后面的工艺，如光刻、 刻蚀等有影响，即使对后步工艺本身进行改进，其工艺质量仍无法得到保证。 而这步湿法腐蚀工艺步骤的加入，改善了晶片的表面平整性，确保了后步工 艺的顺利进行。 附图说明图1为现有技术中的STI结构剖面图2A至图2C为ST本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，其特征在于，包括以下步骤：ａ提供一半导体衬底，在其上沉积停止层，刻蚀沟槽并沉积填充物；ｂ根据器件电参数确定沟槽的阶梯高度；ｃ对所述的沟槽进行平坦化处理；ｄ湿法腐蚀所述的填充物，获得所述 的阶梯高度；ｅ形成栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：农昊，蔡孟峰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]