互补金属氧化物半导体器件的制造方法技术

一种互补金属氧化物半导体器件的制造方法，包括：提供一半导体衬底；在所述半导体衬底中形成Ｎ阱和Ｐ阱；在所述半导体衬底上形成氧化层；对所述Ｎ阱和Ｐ阱进行第一阶段掺杂；对所述Ｎ阱和Ｐ阱进行第二阶段掺杂；在所述Ｎ阱和Ｐ阱区域形成栅极、源极和漏极及互连层。本发明专利技术方法采用不同能量先后对沟道区域掺杂以改变阈值电压，减少了工艺步骤节省了成本缩短了制造周期。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种互补全属氧化物半导体器件的制造方法。
技术介绍
互补金属氧化物半导体器件由于其低电压、低功耗、集成度高而被广泛应用于计算机及通讯领域。专利申请号为200510069668.2的中国专利公开一种 互补型金属氧化物半导体器件及其制造方法。互补金属氧化物半导体器件是 在同一集成电路上集成N型金属氧化物半导体晶体管(NMOS)和P型金属氧化 物半导体晶体管(PMOS)，由于NMOS及PMOS不同的工作方式，因而对其阈 值电压调整需要分别进行。图1A 图1F是现有技术中互补型金属氧化物的制 造方法。如图1A所示，首先提供一P型带有外延层lOOa的半导体衬底lOO，，并 对所述衬底表面清洗。如图1B所示，旋涂光致抗蚀剂102，并通过曝光显影形 成N阱图案103,然后将衬底100置入离子注入设备，进行N型杂质磷掺杂。形 成N阱104。除去光致抗蚀剂102。并进行退火处理以修复掺杂过程对晶格的破 坏。如图1C所示，再次旋涂光致抗蚀剂106并形成P阱图案105，通过P型杂质 注入形成P阱108,除去光致抗蚀剂106并再次退火。4妄着如图1D所示，在所述 半导体衬底100表面形成一场氧化层110。如图1E所示，在所述场氧化层上旋 涂光致抗蚀剂107并定义出图案109，将所述带有图案109的半导体衬底100放 入到离子注入设备，对其进行P型掺杂，该掺杂步骤用来调节N阱种杂质浓度 进而调节形成的PMOS阈值电压。掺杂完成后移出所述半导体衬底100并去除 光致抗蚀剂107。如图1F所示，在所述半导体衬底上形成一氧化层lll,该氧 化层作为栅氧，也在后面的掺杂步骤中作为衬底的保护层，使掺杂离子对衬 底的损伤减小。再次将半导体衬底送入离子掺杂设备，同时对N阱和P阱进行P 型掺杂。该掺杂同时改变NMOS和PMOS的阈值电压。由于该互补金属氧化物 半导体器件PMOS工作在埋沟道模式，同时对PMOS和NMOS进行掺杂常常对 PMOS阈值电压调节不够，因而需预先对所述P阱4参杂，然后再同时进行4参杂 调节PMOS和NMOS的阈值电压。随后在所述半导体衬底1 OO上形成浅沟槽隔 离101和栅极112,然后进行金属互连，如图1G所示。现有技术的互补型金属氧化物晶体管制造在对阈值电压的调整时，首先 需要通过光刻定义出P阱区域对P阱进行预掺杂，再去除光致抗蚀，然后进行 同时对N阱和P阱掺杂，增加了额外的光刻步骤，且半导体体衬底需要两次进 入离子注入设备，增加了工艺的复杂性，且延长了产品生产周期并增加了费用。
技术实现思路
本专利技术提供一种，该方法能够简 化阈值电压的调节工艺。本专利技术提供的一种，包括提供一半导体衬底；在所述半导体衬底中形成N阱和P阱；在所述半导体衬底上形成氧化层；对所述N阱和P阱进行第一阶段掺杂；对所述N阱和P阱进行第二阶段4参杂；在所述N阱和P阱区域形成棚-极、源才及和漏才及。所述第一阶段掺杂能量为55KeV 75KeV。所述第一阶段掺杂能量为90KeV 110KeV。所述第二阶段掺杂能量为55KeV 75KeV。所述第二阶段掺杂能量为90KeV 110KeV。所述掺杂物质为硼。所述半导体衬底为P型或N型衬底。所述半导体衬底上有外延层。所述N阱和P阱的形成步骤为在所述半导体衬底上旋涂第一光致抗蚀剂并曝光显影形成N阱图案； 对所述具有N阱图案的衬底进行N型掺杂； 去除所述第一光致抗蚀剂； 对所述半导体衬底退火；在所述半导体衬底上旋涂第二光致抗蚀剂并形成P阱图案； 对所述具有P阱图案的衬底进行P型掺杂； 去除所述第二光致抗蚀剂；对所述半导体衬底进行退火。该方法进一步包括在所述栅极、源极和漏才及上形成互连层。相应的，本专利技术还一种，包括提供一半导体衬底；在所述半导体衬底中形成P阱；在所述半导体村底上形成氧化层；对所述半导体衬底进行第一阶段掺杂；对所述半导体衬底进行第二阶段掺杂；在所述P阱区域和P阱区外半导体衬底上分别形成栅极、源极和漏极。所述第一阶段掺杂能量为55KeV 75KeV。所述第一阶段掺杂能量为90KeV 110KeV。所述第二阶段掺杂能量为55KeV 75KeV。所述第二阶段掺杂能量为90KeV 110KeV。所述掺杂物质为硼。所述半导体衬底为N型衬底。所述半导体衬底上有外延层。所述P阱的形成步骤为在所述半导体衬底上旋涂光致抗蚀剂并形成P阱图案； 对所述具有P阱图案的衬底进行P型掺杂； 去除所述光致抗蚀剂； 对所述半导体衬底进行退火。该方法进一步包括在所述栅极、源极和漏极上形成互连层。本专利技术还提供一种，包括提供一半导体衬底；在所述半导体衬底中形成N阱；在所述半导体衬底上形成氧化层；对所述半导体衬底进行第一阶段掺杂；对所述半导体村底进行第二阶段掺杂；在所述N阱区域和N阱区外半导体衬底上分别形成栅极、源极和漏极。 所述第一阶段掺杂能量为55KeV-75KeV。所述第一阶段掺杂能量为90KeV 110KeV。 所述第二阶段掺杂能量为55KeV 75KeV。 所述第二阶賴j参杂能量为90KeV~ 110KeV。所述#^杂物质为硼。 所述半导体村底为P型衬底。所述半导体村底上有外延层。 所述N阱的形成步骤为在所述半导体衬底上旋涂光致抗蚀剂并形成N阱图案； 对所述具有N阱图案的衬底进行N型掺杂； 去除所述光致抗蚀剂； 对所述半导体衬底进行退火。 .该方法进一步包括在所述栅极、源极和漏极上形成互连层。 与现有技术相比，本专利技术具有以下优点在本专利技术方法中没有在半导体 衬底上通过光刻工艺先形成光致抗蚀剂图案而分别对N阱和P阱进行离子植 入来进行沟道杂质浓度调节，而是通过对整个半导体衬底上的N阱和P阱进 行同时离子植入掺杂来完成对衬底上阱中的离子浓度调整，采用依次进行第 一阶段和第二阶段掺杂的方法，晶片不必从离子注入设备中取出，减少了工 艺步骤并节省了器件制造时间和制造费用，虽然在同时进行掺杂过程中N阱 和P阱都曝露在离子注入环境中，所注入的离子浓度也相差不大，但对N阱 或P阱的上形成的器件的阈值电压影响是不一样的。N阱的阈值电压在离子注 入的能量为65KeV较为敏感，而此时P阱的阈值电压对该能量注入变化不大。 即，用65KeV的能量对N阱和P阱同时进行离子注入，注入的离子改变了杂 质离子的浓度从而改变了丽0S和PM0S的阈值电压，但是对NMOS和PMOS 阈值电压的影响是不同的，对NMOS影响大而对PMOS影响不大，因而，可 以采用约为65KeV的能量例如55KeV 75KeV进4亍离子注入来达到调节 NMOS阈值电压的目的，而该能量下掺杂下对PMOS的阈值电压影响不大， 可以不用光致抗蚀剂阻挡。这样省去了一步光刻工艺，节省成本，减少费用。 减少了晶片在不同环节传送从而减少了其曝露在不同步骤而被污染的可能 性。同样的，当用100KeV的能量进行离子注入对PMOS阈值电压改变比较 明显而对NMOS改变不明显，同样用1 OOKeV左右例如90KeV ~ 11 OKeV的能量进行离子注入来调节PMOS阈值电压时也不必对NMOS区域进4亍阻挡。PMOS阈值电压调节的离子注入能量比NMOS阈值电压调节的离子注入能量 要大，是由于PMOS栅极材料为N型掺杂多晶珪或金属，从而PMOS工作在 埋沟道模式，其掺杂本文档来自技高网...

【技术保护点】
一种互补金属氧化物半导体器件的制造方法，其特征在于包括：提供一半导体衬底；在所述半导体衬底中形成Ｎ阱和Ｐ阱；在所述半导体衬底上形成氧化层；对所述Ｎ阱和Ｐ阱进行第一阶段掺杂；对所述Ｎ阱和Ｐ阱进行第二阶段 掺杂；在所述Ｎ阱和Ｐ阱区域形成栅极、源极和漏极。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨勇胜，邢溯，肖德元，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]