闪存器件分离栅极的制造方法技术

一种闪存器件分离栅极的制造方法，包括：提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽底部、侧壁及凸棱上形成第一覆盖层；在所述第一覆盖层上形成第二覆盖层；刻蚀所述第二覆盖层以使其厚度介于所述沟槽深度的十分之一至三分之一之间；刻蚀所述第一覆盖层使其顶部至所述第二覆盖层底部；移除所述第二覆盖层。本发明专利技术避免在沟槽中填充的第二覆盖层上形成空洞。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种闪存器件分离栅极的制 造方法。
技术介绍
闪存(Flashmemory)器件由于其能够在断电时保存数据且能够可重复的 存储、读取及擦除而被广泛应用于计算机通讯和存储领域。 一个典型的闪存 存储单元包括一个掺杂的浮栅和一个控制栅极的堆叠栅极结构，控制栅极与 浮栅绝缘，浮栅位于衬底上漏极和源极中间绝缘氧化层上方。通过在控制栅 极及源漏之间施加不同的电压，衬底中的电子通过Fowler-Nordheim(F-N)隧穿 效应被注入到浮栅中或从浮栅中擦除。由于绝缘氧化层的存在，浮栅中的电 子在断电时会保留而不会泄漏。在闪存堆叠栅极旁边制造分离栅极可防止存 储器件过消除的问题。专利申请号为200410103495.7的中国专利公开了一种制 造分离栅闪存设备的方法。具有多个带有分离栅的闪存单元串连的NAND阵列 可以增加器件的集成度。图1A 图1H是现有技术中一种NAND闪存阵列的制 造方法。如图1A所示，首先提供一半导体衬底IOO，其可以是P型衬底也可以是N 型村底。所述衬底100上形成有一掺杂层101，掺入杂质可以是N型或P型。如图1B所示，在所述半导体100上形成第一氧化层102，所述第一氧化层 厚度约为100埃，在所述第一氧化层102上形成一氮化硅层104,其厚度约为 1600埃，在所述氮化硅层上形成一无机抗反射层106，其厚度约为320埃。如图1C所示，在所述无机抗反射层106上旋涂光致抗蚀剂，通过曝光显影 刻蚀形成隔离沟槽103,在所述隔离沟槽中填充氧化物作为隔离材料。并通过 化学机械研磨除去衬底上多余的氧化物。移除衬底100上的无机抗反射膜106 及氮化硅层104及第 一 氧化层102 。如图1D所示，在所述半导体衬底100上形成第二氧化层108，在所述第二 氧化层上形成多晶硅层IIO，并对所述多晶硅层110掺杂，所述多晶硅层110的 厚度为1000埃，在所述多晶硅层110上形成第三氧化层112,在所述第三氧化 层112上形成硬掩膜层114，所述硬掩膜层114为氮化硅，其厚度为2000埃。如图1E所示，在所述硬掩膜层l 14上旋涂光致抗蚀剂并形成栅极图案116。 如图1F所示，刻蚀所述半导体衬底上的硬掩膜层114，将所述栅极图案116 转移到硬掩膜层114上，去除光致抗蚀剂，以硬掩膜为阻挡层继续刻蚀第三氧 化层112， 多晶 硅层IIO,形成由110a,112a， 114a组成的栅极。如图1G所示，在所述栅极两侧形成侧墙115，侧墙115保护栅极。 如图1H在所述栅极之间的沟槽中填充导电层118,所述导电层118为多晶 硅并回刻形成如图1 I所述的分离栅极118a.但是由于随着器件的缩小，栅极尺寸及栅极之间的距离也不断缩小，使 得栅极之间的沟槽深宽比较大，在沉积导电层118过程中由于阶梯覆盖不佳， 沉积在沟槽侧壁与沟槽之间衬底上的膜层厚度不同， 一般沉积在沟槽侧壁的 膜层较沟槽之间衬底上的膜层要薄，且沟槽顶部开口处的膜层要比沟槽底部 侧壁的膜层要厚，沟槽顶部开口两边侧壁的膜层会由于较厚二连接在一起形1J所示，填充导电层118过程中沟槽顶部被覆盖而产生夹断致使产生空洞119。 在对所述导电层118回刻而形成的分离栅118a上会留下缺陷缝隙120,如图1K 所示。若分离栅极118a厚度较薄，缝隙120底部露出衬底，严重影响器件的性台匕R匕'
技术实现思路
本专利技术提供一种，该方法能够避免在分离 栅极上形成缺陷缝隙。本专利技术提供的一种，包括 提供一具有复数沟槽和凸棱的半导体衬底； 在所述沟槽底部、侧壁及凸棱上形成第一覆盖层； 在所述第一覆盖层上形成第二覆盖层；刻蚀所述第二覆盖层以使其厚度介于所述沟槽深度的十分之一至三分之 一之间；刻蚀所述第一覆盖层使其顶部至所述第二覆盖层底部； 移除除所述第二覆盖层。 所述沟槽侧壁形成有第一介质层。 所述第一介质层为氧化硅。所述凸棱表面包括硬掩膜层。 所述硬掩膜层为氮化硅。 所述第一覆盖层为多晶硅。所迷第一覆盖层厚度小于沟槽宽度的二分之一。 所述第二覆盖层为可旋涂材料。所述第 一覆盖层的形成方法为物理气相沉积或化学气相沉积。所述沟槽平行排布。所述沟槽底部形成有第二介质层。所述第二介质层为氧化硅。相应的，本专利技术还提供一种，包括 提供一具有复数沟槽和凸棱的半导体村底；在所述沟槽底部、侧壁及凸棱上形成厚度小于沟槽宽度二分之一的第一 在所述第一覆盖层上形成可旋涂层；刻蚀所述可旋涂层以使其厚度介于所述沟槽深度的十分之一至三分之一 之间；刻蚀所述第一覆盖层使其顶部至所述可旋涂层底部；移除所述可旋涂层。所述凸棱上有硬掩膜层。所述硬掩膜层为氮化硅。所述第一覆盖层为多晶硅。与现有技术相比，本专利技术具有以下优点本专利技术中在形成分离栅极过程 中通过首先沉积厚度小于栅极间沟槽度二分之一的第一覆盖层，然后覆盖可 旋涂材料的第二覆盖层并去除部分第二覆盖层，以剩余的第二覆盖层作为牺 牲层，刻蚀第一覆盖层及牺牲层而得到分离栅极。并根据需要重复重复形成 第一覆盖层至形成刻蚀形成的步骤可得到不同厚度的分离栅极。本专利技术方法 避免了在形成分离栅极过程中形成空洞而在形成的分离栅极上形成缝隙。 附图说明图1A 图1K为现有技术中一种NAND闪存阵列制造方法及其产生空洞 缺陷的剖面示意图2为根据本专利技术实施例的制造方法的流程图； 图3A~图3L为根据本专利技术实施例的制造方法的剖面示意图。 具体实施例方式下面结合附图对本专利技术的具体实施方式做详细的说明。 图2为本专利技术制造方法的流程图。如图2所示，提供一半导体衬底，所述半导体衬底上形成有复数个沟槽 及凸棱(S210)。复数个沟槽平行排布。在所述沟槽的侧壁上形成有第一介质 层，所述第一介质层可以是氧化硅或氮化硅，在所述沟槽底部形成有第二介 质层。在所述沟槽之间的衬底上形成有硬掩膜层，所述硬掩膜和衬底之间有 多晶硅层，所述硬掩膜层为氮化硅。在所述沟槽的底部、侧壁及沟槽之间的衬底上形成第一覆盖层在(S220)。所述第一覆盖层可以是多晶硅，其厚度小于所述沟槽宽度的一半。所述第一 覆盖层与第 一介质层及硬掩膜层有不同的刻蚀速率。形成第 一覆盖层的方法 可以是物理气相沉积或化学气相沉积。在所述第一覆盖层上形成第二覆盖层(S230)。所述第二覆盖层至少填满 所述沟槽中第一覆盖层上的空隙。第二覆盖层为可旋涂材料，例如有机BARC， 其可以通过旋涂的方法形成。所述第二覆盖层与第 一覆盖层有不同的刻蚀速 率。刻蚀所述第二覆盖层以去除沟槽之间衬底上的第二覆盖层并使沟槽中的 第二覆盖层的厚度介于所述沟槽深度的十分之一至三分之一之间(S240 )。刻蚀所述第一覆盖层与沟槽中剩余的第二覆盖层(S250)。以去除凸棱上 的第一覆盖层，并使刻蚀沟槽侧壁的第一覆盖层顶部沿沟槽侧壁下降至所述 第二覆盖层底部。下面是本专利技术方法的详细步骤。图3A 图3K为本专利技术方法实施例的剖面示意图。如图3A所示，提供一半导体衬底300,可以是P型村底也可以是N型衬 底。在所述半导体衬底300上形成一深掺杂层301,掺入离子可以是N型或P 型杂质。掺杂层301形成争电沟道。如图3B所示，在所述带有掺杂层301的半导体衬底上形成一氧化层302 所述氧化层厚度约为110埃，在所述氧化层302本文档来自技高网...

【技术保护点】
一种闪存器件分离栅极的制造方法，其特征在于包括：提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽底部、侧壁及凸棱上形成第一覆盖层；在所述第一覆盖层上形成第二覆盖层；刻蚀所述第二覆盖层以使其厚度介于所述沟槽深度 的十分之一至三分之一之间；刻蚀所述第一覆盖层使其顶部至所述第二覆盖层底部；移除除所述第二覆盖层。

【技术特征摘要】

【专利技术属性】
技术研发人员：洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]