导线架在芯片及芯片在导线架的多芯片堆叠结构制造技术

一种多芯片堆叠的封装结构，包括导线架、第一芯片与第二芯片。导线架，由多个内引脚与多个外引脚所构成，内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且第一内引脚群与该第二内引脚群的末端以一个间隔相对排列。第一芯片的主动面的接近中央区域设置有多个金属焊垫，并通过第一粘着层固接于第一内引脚群与第二内引脚群的下表面，且暴露出多个金属焊垫；在第二芯片的背面形成第二粘着层，并通过第二粘着层固接于第一内引脚群与第二内引脚群的上表面，通过第二粘着层的厚度形成的空间使连接第一芯片的金属导线不接触第二芯片的背面。

【技术实现步骤摘要】

本专利技术涉及集成电路的封装结构及其封装的方法，特别涉及一种结合LOC (Lead on Chip)及COL (Chip on Lead)技术的多芯片堆叠封装结构。
技术介绍
近年来，半导体的后段制造工艺都在进行三维空间(Three Dimension; 3D)的封装，以期利用最少的面积来达到较高的密度或是存储器的容量等。 为了能达到此目的，现阶段已发展出使用芯片堆叠(chip stacked)的方式来 达成三维空间(Three Dimension; 3D)的封装。在公知技术中，例如第6744121号美国专利，即披露一种使用导线架 来形成多芯片堆叠的结构，如图1A所示。很明显地，在图IA的封装结 构中，为避免下层芯片的金属导线与上层堆叠芯片的背面接触，故将导线 架作了多次的弯折，通过弯折所形成的高度差来保护下层芯片的金属导 线。然而，经过多次弯折的导线架容易变形，造成后续芯片不易对准。另 外，弯折的导线架会使得封装结构松散，致使无法縮小封装体积。此外， 由于导线架作了多次的弯折，因此每个芯片与导线架的粘着面积不足，容 易在注膜过程中，造成芯片脱离。另外，在第6838754号美国专利及第6977427号美国专利，也披露一 种使用导线架来形成多芯片堆叠的结构，如图1B及图1C所示，同样的， 在图IB及图1C的实施例中，均可能在上层芯片与下层芯片接合的过程 中，发生上层芯片的背面与下层芯片上的金属导线接触而造成短路或金属 导线剥落等问题。
技术实现思路
有鉴于
技术介绍
中所述的芯片堆叠方式的缺点及问题，本专利技术提供一 种使用以粘着层来间隔芯片间的堆叠方式，来将多个尺寸相近似的芯片堆 叠成一种三维空间的封装结构。本专利技术的主要目的在提供一种简单的芯片堆叠封装结构，可以縮小封 装体积并可增加产品良率。据此，本专利技术为一种多芯片堆叠的封装结构，包括导线架、第一芯片 与第二芯片。导线架，由多个内引脚与多个外引脚所构成，该内引脚包括 有多个平行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与 该第二内引脚群的末端以一间隔相对排列。第一芯片，该第一芯片的主动 面的接近中央区域设置有多个金属焊垫，并通过第一粘着层固接于该第一内引脚群与该第二内引脚群的下表面，且暴露出该多个金属焊垫；第二芯 片，于该第二芯片的背面形成第二粘着层，并通过该第二粘着层固接于该 第一内引脚群与第二内引脚群的上表面。其中该第一芯片及该第二芯片通 过多条金属导线与该导线架的该第一内引脚群与该第二内引脚群电连接， 并通过该第二粘着层的厚度形成一空间，而该空间使连接该第一芯片与该 第一内引脚群与该第二内引脚群的金属导线不接触该第二芯片的背面。本专利技术接着提供一种多芯片堆叠的封装方法，包括提供导线架，由 多个内引脚与多个外引脚所构成，该内引脚包括有多个平行的第一内引脚 群与平行的第二内引脚群，且该第一内引脚群与该第二内引脚群的末端以 一间隔相对排列；形成第一粘着层于该导线架的该第一内引脚群与该第二 内引脚群的背面；固接第一芯片于该导线架的该第一内引脚群与该第二内 引脚群的背面，并使位于该第一芯片的主动面中央区域上的金属焊垫暴 露；执行第一次金属导线连接制造工艺，将该第一芯片与该导线架的内引 脚形成电连接；提供第二芯片，并于该第二芯片的背面形成第二粘着层； 固接该第二芯片于该导线架的该第一内引脚群与该第二内引脚群的正面，通过该第二粘着层所形成一空间，以使连接该第一芯片与该第一内引脚群 与该第二内引脚群的金属导线不接触该第二芯片的背面；执行第二次金属导线连接制造工艺，将该第二芯片与该导线架的内引脚形成电连接；执行封胶制造工艺，将该第一芯片及该第二芯片以及该导线架的该第一内引脚 群与该第二内引脚群包覆。附图说明图1A为公知多芯片堆叠封装的剖视图； 图1B为另一公知多芯片堆叠封装的剖视图； 图1C为再一公知多芯片堆叠封装的剖视图； 图2为依据本专利技术的一多芯片堆叠封装结构的剖视图； 图3为依据本专利技术的另一多芯片堆叠封装结构的剖视图； 图4为依据本专利技术的再一多芯片堆叠封装结构的剖视图； 图5为依据本专利技术的另一多芯片堆叠封装结构的剖视图； 图6为依据本专利技术的一多芯片堆叠封装结构的方法流程图；及 图7为依据本专利技术的另一多芯片堆叠封装结构的方法流程图。 主要元件标记说明20封装结构21导线架211内引脚212外引脚2111第一内引脚群2112第二内引脚群22第一芯片221中央区域222金属焊垫223粘着层224金属导线23心片230绝缘层233粘着层234金属导线238球状间隔物具体实施例方式本专利技术在此所探讨的方向为一种使用芯片堆叠的方式，来将多个尺寸 相近似的芯片堆叠成一种三维空间的封装结构。为了能彻底地了解本发 明，将在下列的描述中提出详尽的封装步骤及其封装结构。显然地，本发 明的施行并未限定芯片堆叠的方式的技术人员所熟习的特殊细节。另一方 面，众所周知的芯片形成方式以及芯片薄化等后段制造工艺的详细步骤并 未描述于细节中，以避免造成本专利技术不必要的限制。然而，对于本专利技术的 较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本专利技术还 可以广泛地施行在其他的实施例中，且本专利技术的范围不受限定，其以权利 要求为准。在现代的半导体封装制造工艺中，均是将一个已经完成前段制造工艺(Front End Process)的晶片(wafer)先进行薄化处理(Thinning Process),将芯 片的厚度研磨至2~20 mil之间；然后，再选择性地涂布(coating)或网印 (printing)—层高分子(polymer)材料于芯片的背面，此高分子材料可以是一 种树脂(resin)，特别是一种B-Stage树脂。再通过一个烘烤或是照光制造 工艺，使得高分子材料呈现一种具有粘稠度的半固化胶；再接着，将一个 可以移除的胶带(tape)贴附于半固化状的高分子材料上；然后，进行晶片 的切割(sawing process),使晶片成为一颗颗的芯片(die);最后，就可将一 颗颗的芯片与基板连接并且将芯片形成堆叠芯片结构。首先，请参照图2，为本专利技术一具体实施例的多芯片堆叠封装剖视图。 如图2所示，多芯片堆叠封装结构20由导线架21、芯片22、芯片23与 多条金属导线224、 234所组成。导线架21，由多个内引脚211与多个外 引脚212所构成，而内引脚211包括有多个平行的内引脚群2111与平行 的内引脚群2112，且内引脚群2111与内引脚群2112的末端以一间隔相对 排列。芯片22的主动面的接近中央区域附近221设置有多个金属焊垫222， 并通过粘着层223固接于内引脚群2111与内引脚群2112的下表面，且暴 露出该多个金属焊垫222，形成Lead on Chip (LOC)的结构。粘着层223可以预先贴附于导线架的内引脚群2111与内引脚群2112的下表面或是先 将粘着层223贴附于芯片22的主动面上并暴露出多个金属焊垫222，本发 明并不加以限制。此外，本专利技术的粘着层223的目的在与导线架或是芯片 形成接合，因此，只要是具有此功能的粘着材料，均为本专利技术的实施方式， 例如胶膜(die attached film)。接着，使用打线制造工艺(wire bonding)， 以多条金属本文档来自技高网...

【技术保护点】
一种多芯片堆叠的封装结构，包括：　导线架，由多个内引脚与多个外引脚所构成，该内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与该第二内引脚群的末端以一间隔相对排列；　第一芯片，该第一芯片的主动面的接近中央区域设置有多个金属焊垫，并通过第一粘着层固接于该第一内引脚群与该第二内引脚群的下表面，且暴露出该多个金属焊垫；　第二芯片，该第二芯片的主动面的接近中央区域设置有多个金属焊垫，并通过第二粘着层固接于该第一内引脚群与第二内引脚群的上表面；以及　多条金属导线，用以将该第一芯片及该第二芯片电连接至该导线架的该第一内引脚群与该第二内引脚群；　其中，该第二粘着层的厚度大于该第一粘着层的厚度，并通过该第二粘着层的厚度形成空间，而该空间使连接该第一芯片与该第一内引脚群与该第二内引脚群的金属导线不接触该第二芯片的背面。

【技术特征摘要】

【专利技术属性】
技术研发人员：周世文，潘玉堂，林俊宏，
申请(专利权)人：南茂科技股份有限公司，百慕达南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]